CN116436457B - 一种具有大频偏锁定能力的时钟数据恢复电路 - Google Patents
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Abstract
本发明公开了一种具有大频偏锁定能力的时钟数据恢复电路，属于时钟数据恢复技术领域；本发明提出了预加重的技术，预加重技术主要提高时钟位置刚开始越过临界点，从滞后变为超前或者从超前变为滞后时，将鉴相器输出的值放大一定的额外增益，从而保证能够强有力地控制采样时钟，可以大大提升CDR环路的频偏锁定能力，用于解决和优化CDR环路延时造成的CDR频偏锁定能力下降的问题。
Description
技术领域
本发明涉及时钟数据恢复技术领域，更具体地说，它涉及一种具有大频偏锁定能力的时钟数据恢复电路。
背景技术
在高速数据通信的收发器电路中，时钟数据恢复（CDR）电路的性能是保证数据能够被正常锁定和接收的关键。时钟数据恢复电路的实现通常有三种形式：模拟型、数字型和数模混合型。
图1为模拟时钟数据恢复环路结构图，模拟型CDR环路的原理与频率综合器（PLL）类似，唯一的差别就是PLL的输入是中低频的时钟参考信号，而时钟数据恢复环路的输入是高速数据。模拟型CDR电路由主要的模拟电路来实现，包括鉴相器、电荷泵、模拟滤波器和压控频率振荡器（VCO）。尤其是模拟滤波器实现时，电阻电容的面积较大，实现的硬件代价高。同时模拟器件会产生器件热噪声和闪烁噪声，会大大降低采样时钟的性能。同时模拟电路的失配也会对收发器性能产生较大的影响。
图2为数字型时钟数据恢复环路结构图，数字型CDR环路可以降低模拟器件噪声和器件失配的影响，同时数字滤波器实现面积代价小，所以数字型时钟数据恢复电路结构是目前高速数据通信收发器中最常用的结构。
图3为数模混合型时钟数据恢复环路结构图，在数字型的基础上，产生了数模混合型时钟数据恢复环路。对比两者的差异，主要在于时钟的产生采用的是数控振荡器还是选择时钟相位插值器或相位选择器。由于高速serdes电路通常采用多通道的设计，每个通道如果都设计数控振荡器，就很难采用LC型振荡器来实现低相位噪声的设计，主要的原因在于距离太近，电感之间容易产生串扰。所以在通道内采用时钟相位插值器或相位选择器是比较常用的结构。
但是数字滤波器的实现，需要采用时钟打拍同步。由于数字时序的要求，同步时钟的频率不能过高，通常最高频率在2GHz左右。因此，数字环路延时会对数字型CDR电路的性能产生不利的影响。
图4（a）、图4（b）和图4（c）给出了无频偏下时钟锁定、时钟超前和时钟滞后的相对位置状态图。当时钟超前时，鉴相器会给出early的信号，然后数据滤波器会调节相位调节器或者数控振荡器，让数据采样时钟往后移动； 当时钟滞后时，鉴相器会给出late信号，然后数字滤波器会调节采样时间向前移动。时钟在环路的反复纠正下，最终围绕着时钟锁定点左右摆动。
当时钟和数据存在频偏时，环路是无法将时钟快速纠正到锁定位置。主要表现为：当时钟频率过快时，时钟会出现从滞后到锁定、从锁定到超前、超前到滞后之间周而复始地变化如图5（a）所示；当时钟频率过慢时，时钟会出现从超前到锁定、锁定到滞后、滞后到超前之间周而复始地变化如图5（b）。时钟频率过快和过慢两种条件下的状态如图6有频偏下时钟数据相对位置变化状态图所示，一种呈顺时针变化，另外一种呈逆时针变化。由于时钟锁定的时间非常短，有频偏下主要呈现超前和滞后两种状态之间的交替变化，所以很难区分状态变化来识别时钟是超前和滞后。
将图5中的数据按单位间隔（UI）叠成眼图如图7（a）、图7（b）和图7（c）所示。 图7（a）是理想环路无延时下调节后的时钟频率变化和数据时钟采样点相对位置时间分布，如图7（a）中所示，时钟频率过快和过慢，采样点的位置移动变化分别为向前和向后两种不一样的变化。
我们分别分析在环路无延时情况下，时钟速率过快和过慢下的锁定过程：当时钟频率过快时，时钟采样点的位置会表现为从后往前移动的变化。当采样时钟处于临界点后半段的时候，CDR相位检测会发出late的指示，然后环路会将采样时钟提前，也就是让时钟往前移动的速率变快； 当采样时钟处于临界点前半段的时候，CDR相位检测会发出early指示，然后环路会将时钟滞后，阻碍时钟往前移动，表现为时钟往前移动的速率变慢。由于在临界点的前后两部分，环路表现为加速采样点移动和阻碍采样点移动两种不同的特征，从而采样点在后半段的时间会比前半段的时间短。这样CDR的积分通路会将更多的early信号进行累加，输出时钟频率缓慢降低，直到最后将时钟频率调整到和数据一样的速率，达到频率锁定。
当时钟频率过慢时，时钟采样点的位置会表现为从前往后移动的变化。当采样时钟处于临界点后半部的时候，CDR相位检测给出late指示，环路会将时钟采样点往前，阻碍采样时钟移动；当采样时钟处于临界点前半部的时候，CDR相位检测会给出early，环路会将采样点后移，加速采样点向后移动。 所以采样点在前半部分的时间要比后半部分时间短，表现为积分通路会将更多的late信号进行累加，输出时钟频率缓慢提高，直到最后频率锁定。
从上面的分析可以得出，只要环路是理想的，CDR锁定数据的能力是很强的，然而电路实现过程中，环路延时无法避免，也就限制了CDR环路的频偏跟踪和锁定的能力。
为了克服环路延时导致的频偏锁定能力降低的问题，有些设计中会增加锁频环路和锁相环路相互嵌套或者两种环路先后工作，来实现频率锁定和相位锁定。但是两种环路的设计会让系统变得超级复杂，硬件的代价也很大。
图7(b）和图7（c）分别给出当时钟频率过快和过慢时，对环路性能的影响。当时钟频率过快时，采样时钟位置变化如图7(b）所示，时钟采样点落在后半部分的鉴相结果late会滞后反应到前半部分； 前半部分的early的鉴相结果，会滞后反应到后半部分。 当时钟频率过慢时，如图7（c）所示，也表现为前后两部分互相滞后影响。
这样，从原来的前后两部分对时钟移动的不同影响，变成了前后两部分交替影响。当环路延迟的时间导致眼图前后部分特征趋于一致时，CDR环路将不再正确工作；如果延时超出临界，会表现为积分通路累加器累加方向变反，最终会让时钟调节往相反的方向，直到最后CDR的时钟频率越差越大，最终无法锁定。
发明内容
针对现有技术存在的不足，本发明的目的在于提供一种具有大频偏锁定能力的时钟数据恢复电路，用于解决上述技术问题。
本发明的目的可以通过以下技术方案实现：
一种具有大频偏锁定能力的时钟数据恢复电路，其特征在于，包括鉴相器、触发器、计数器和增益控制器，从鉴相器的输出PD_Vector提取符号位信息Sign，并用CDR同步时钟CDR_CLK对Sign信号进行打拍得到Sign_delay，当本拍符号位和上拍符号位相反时，异或门XOR得到“1”，将异或门的输出经过逻辑门后，用于控制增益控制器，将其调整为高增益模式；当异或门的输出为“0”时，将增益控制器调整为正常增益模式；触发器对Sign数据进行采样打拍得到Sign_Delay，通过将信号Sign与前一拍的符号Sign_Delay进行异或操作，得到异或输出为“0”或者“1”；在CDR复位被释放后，计数器开始工作，在计数器没有达到设定阈值前，计数器输出为“1”，控制与门AND为常通状态；当计数器达到阈值后，计数器输出为“0”，将与门AND输出强制为“0”，增益控制器不再受异或门输出调节，恒定工作在正常增益模式。
进一步的，鉴相器的输出PD_Vector为带符号的二进制数，正值表示鉴相结果为时钟超前数据，负值表示鉴相结果为时钟滞后数据。
进一步的，Sign_delay表示上一拍鉴相器的数据符号位。
进一步的，计数器用于对预加重电路开启预加重模式进行时间控制，当达到设定的时间长度后，判定CDR的时钟频率已经锁定，将增益控制器强制为正常工作模式，不再开启预加重控制，从而减小时钟的抖动。
与现有方案相比，本发明的有益效果：
本发明提出了预加重的技术，预加重技术主要提高时钟位置刚开始越过临界点，从滞后变为超前或者从超前变为滞后时，将鉴相器输出的值放大一定的额外增益，从而保证能够强有力地控制采样时钟，可以大大提升CDR环路的频偏锁定能力，用于解决和优化CDR环路延时造成的CDR频偏锁定能力下降的问题。
附图说明
图1为模拟时钟数据恢复环路结构图。
图2为数字型时钟数据恢复环路结构图。
图3为数模混合型时钟数据恢复环路结构图。
图4（a）为无频偏下时钟锁定的相对位置状态图；
图4（b）为无频偏下时钟超前的相对位置状态图；
图4（c）为无频偏下时钟滞后的相对位置状态图。
图5（a）当时钟频率比数据频率快时相对位置状态变化图；
图5（b）当时钟频率比数据频率慢时相对位置状态变化图。
图6为有频偏下时钟数据相对位置变化状态图。
图7（a）为理想环路无延时下调节后的时钟频率变化和数据时钟采样点相对位置时间分布；
图7（b）为时钟频率过快，环路在延时下调节后的时钟频率变化和数据时钟采样点相对位置时间分布；
图7（c）为时钟频率过慢，环路在延时下调节后的时钟频率变化和数据时钟采样点相对位置时间分布。
图8（a）为环路延时下、时钟频率过快时，预加重技术对环路工作的影响；
图8（b）为环路延时下、时钟频率过慢，预加重技术对环路工作的影响。
图9为本发明中时钟数据恢复环路中预加重技术的电路实现。
图10为本发明中预加重两拍的电路实现。
图11为本发明中预加重技术在CDR环路中的实现。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。本发明的实施例是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
实施例
参照图8-图11所示，本发明为一种具有大频偏锁定能力的时钟数据恢复电路，针对图7（b）和图7（c）中，CDR环路延时对CDR频偏跟踪能力的影响，预加重技术可以有效地提升系统的性能。图8（a）和图8（b）分别为环路延时下时钟频率过快时和环路延时下时钟频率过慢，预加重技术对环路工作的影响，采样时钟落在眼图临界点的前半部分或者后半部分时，鉴相器会给出early或者late的指示，但由于环路延时，数据经过滤波器到达相位控制器时，采样时钟的位置已经越过了临界点，从而导致相位控制错误地控制采样时钟。 预加重技术主要提高时钟位置刚开始越过临界点，从滞后变为超前或者从超前变为滞后时，将鉴相器输出的值放大一定的额外增益，从而保证能够强有力地控制采样时钟，因为环路延时落入到错误的控制区内的部分，而后续的鉴相器的结果由于增益相对较小，所以对环路的错误影响变得忽略不计。
图9给出了时钟数据恢复环路中预加重技术的电路实现，鉴相器的输出PD_Vector为带符号的二进制数，正值表示鉴相结果为时钟超前数据---early; 负值表示鉴相结果为时钟滞后数据---late；
从鉴相器的输出PD_Vector提取符号位信息Sign，并用CDR同步时钟CDR_CLK对Sign信号进行打拍得到Sign_delay，当本拍符号位和上拍符号位相反时，异或门XOR得到“1”，将异或门的输出经过逻辑门后，用于控制增益控制器，将其调整为高增益模式；当异或门的输出为“0”时，将增益控制器调整为正常增益模式，鉴相器输出PD_Vector为带符号位的二进制信息。符号提取模块对PD_Vector的符号位进行提取，得到信号Sign，该值为0或者1。触发器对Sign数据进行采样打拍得到Sign_Delay。通过将信号Sign与前一拍的符号Sign_Delay进行异或操作，得到异或输出为“0”或者“1”。在CDR复位被释放后，计数器开始工作。在计数器没有达到设定阈值前，计数器输出为1，控制与门AND为常通状态，因为异或门输出可以直接控制增益控制模块。当计数器达到阈值后，计数器输出为“0”，将与门AND输出强制为“0”，增益控制器不再受异或门输出调节，恒定工作在正常增益模式。
表1为鉴相器输出的数值，以三位带符号数为例，本专利以补码作为专利说明，其它类型的编码模式也属于该专利的保护范围。
表1
预加重电路从鉴相器的输出PD_Vector提取符号位信息Sign，并用CDR同步时钟CDR_CLK对Sign信号进行打拍得到Sign_delay。 因为Sign_delay表示上一拍鉴相器的数据符号位， 当本拍符号位和上拍符号位相反时，异或门得到“1”。将异或门的输出经过逻辑门后，以与门为例说明，用于控制增益控制器，将其调整为高增益模式，增益表示为N*Kpd。 当异或门的输出为“0”时，将增益控制器调整为正常增益模式，增益表示为Kpd。
计数器用于对预加重电路开启预加重模式进行时间控制，当达到一定的时间长度后，认为CDR的时钟频率已经锁定，可以将增益控制器强制为正常工作模式，不再开启预加重控制，从而减小时钟的抖动。
表2给出图9各个节点或模块的逻辑状态真值表。Sign和Sign_delay表示前后两拍鉴相器输出的符号信息。第三列表示计数器的状态是否达到计数阈值。异或门输出为Sign与Sign_delay的异或操作结果，与逻辑门的状态主要受异或门和计数器是否计数完成控制。增益控制模式主要由与逻辑门的输出控制，当与逻辑门输出为“1”时，增益控制器工作在高增益模式；反之，当与逻辑门输出为“0”时，则工作在正常工作的低增益模式。
表2
预加重技术在CDR环路中的实现如图11所示，该CDR由相位插值器或相位选择器、相位累加控制器、二阶数字滤波器、鉴相器和CDR预加重电路单元组成。在CDR开始工作的一段时间内，即计数周期内，当鉴相器的值发生正负极性变化时，预加重电路都会对鉴相器的输出进行相对高增益控制，该高增益可以持续一拍或者多拍，如图10为预加重两拍的电路实现。通过预加重，可以把变化极性后第一拍的鉴相器结果进行高增益放大。比如鉴相的结果从late变换成early， 该early对应的鉴相器输出值可以被相应放大，因为该early作用于相位控制器的时间最早，我们假定它调节时钟的方向是将时钟滞后，况且这时候时钟相对数据的状态还处于early态，所以该相位调节是有效的；相反，如果后续几个early作用于相位控制器的时点，时钟相对于数据已经处于late的状态，那么这几个early将阻碍时钟朝正确的方向变化，也就是说我们要降低后续鉴相结果对环路频偏收敛的错误影响。
除了预加重的表述外，如果保持前一拍或几拍的增益不变，而将后续几拍的增益减小或者减小到0增益，将表述为去加重技术。从原理上去加重和预加重的技术是相类似的，所以如果CDR中采用去加重的技术，也属于本专利覆盖范围。
该技术也可以应用于模拟型的CDR环路，采用模拟预加重或者去加重技术，也可以有效提升模拟型CDR频偏的锁定范围。
以上对本发明的一个实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。
Claims (4)
1.一种具有大频偏锁定能力的时钟数据恢复电路，其特征在于，包括鉴相器、触发器、计数器和增益控制器，所述鉴相器与触发器数据输入端连通，同时鉴相器与异或门的第一输入端连通，触发器的输出端与异或门的第二输入端连通，异或门的输出端与AND门的第一输入端连通，AND门的输出端与增益控制器连接，同时计数器的输出控制端与AND门的第二输入端连通，从鉴相器的输出PD_Vector提取符号位信息Sign，并用CDR同步时钟CDR_CLK对Sign信号进行打拍得到Sign_delay，当本拍符号位和上拍符号位相反时，异或门XOR得到“1”，将异或门的输出经过逻辑门后，用于控制增益控制器，将其调整为高增益模式；当异或门的输出为“0”时，将增益控制器调整为正常增益模式；触发器对Sign数据进行采样打拍得到Sign_Delay，通过将信号Sign与前一拍的符号Sign_Delay进行异或操作，得到异或输出为“0”或者“1”；在CDR复位被释放后，计数器开始工作，在计数器没有达到设定阈值前，计数器输出为“1”，控制AND门为常通状态；当计数器达到阈值后，计数器输出为“0”，将AND门输出强制为“0”，增益控制器不再受异或门输出调节，恒定工作在正常增益模式。
2.根据权利要求1所述的一种具有大频偏锁定能力的时钟数据恢复电路，其特征在于，鉴相器的输出PD_Vector为带符号的二进制数，正值表示鉴相结果为时钟超前数据，负值表示鉴相结果为时钟滞后数据。
3.根据权利要求1所述的一种具有大频偏锁定能力的时钟数据恢复电路，其特征在于，Sign_delay表示上一拍鉴相器的数据符号位。
4.根据权利要求1所述的一种具有大频偏锁定能力的时钟数据恢复电路，其特征在于，计数器用于对预加重电路开启预加重模式进行时间控制，当达到设定的时间长度后，判定CDR的时钟频率已经锁定，将增益控制器强制为正常工作模式，不再开启预加重控制，从而减小时钟的抖动。
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| CN116436457A (zh) | 2023-07-14 |
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