CN115796094A - 一种二阶串行多数投票器电路 - Google Patents

Abstract

本发明公开了一种二阶串行多数投票器电路，包括Bang‑Bang鉴相器、串行多数投票器、数字低通环路滤波器、温度计码编码电路、由相位插值器及相位选择器构成的PS/PI电路和提供外部参考时钟的锁相环；四种相位时钟采样后的数据被输入Bang‑Bang鉴相器以产生相位差异信号，Bang‑Bang鉴相器对四个数据的边缘信息进行合成，之后通过串行多数投票器产生超前/滞后的判断信息，经过数字低通环路滤波器以及温度计码编码电路，反馈到相位选择器，调整时钟频率的输入，PS/PI电路利用所提供的单频多相位参考时钟得到恢复的时钟信号。本发明无需使用增益和补偿单元，不需要保存系数，极大地简化了电路结构，减少了开销。

Description

一种二阶串行多数投票器电路

技术领域

本发明涉及芯片设计领域，尤其涉及一种二阶串行多数投票器电路。

背景技术

随着大数据和5G通信的发展，各种场景对基于SerDes的串行数据传输通信接口的速度的要求越来越高。因此，时钟数据恢复（Clock Data Recovery，CDR）电路成为了接口电路接收端的关键模块，CDR环路的性能决定了接收的数据的质量。

根据时钟/数据之间的相位关系，根据数据采样过程中的不同实现方法，CDR电路大致可以划分为前馈型、反馈型和盲过采样型三种类型。其中反馈型可进一步划分为基于锁相环（Phase Lock Loops， PLL）的CDR，基于延迟锁相环（Delay Locked Loop，DLL）的CDR，以及基于相位选择/相位插值（Phase Selection/ Phase Interpolation， PS/PI）的CDR。因为基于PS/PI的CDR可以共享参考多通道时钟，节省芯片面积和功耗，因此基于PS/PI的CDR电路被广泛地应用于低功耗并行转换器系统中。优化CDR电路的结构成为提高串并收发器芯片性能的有效途径。

多数投票器（Majority Voter，MV）是CDR中的一个重要模块，用来确定时钟和数据的超前和滞后关系，对多位超前和滞后信息进行投票可以减少确定时钟/数据之间的相位关系时的错误，同时也是对数据的降采样，减小了CDR中后续电路的处理频率。MV的性能对相位判断的准确性以及CDR电路中数字部分的功耗影响很大，大量的相位差数据进行多数投票的过程本质上也是一个数据降采样的过程。

Lucio Rodoni等人在CDR投票器的设计中采用并行的三路投票器来实现4bit、8bit、16bit的投票，实现了可配置的多种数据位数的投票，但是其三条线路无法复用，面积和功耗都很大。S.S.Hajari等人用4bit并行结构作为投票器，使用四个电流型逻辑的异或门以及一个多路选择器实现，功耗比较大同时误差较大。Bharath Raghavan等人使用DEMUX将串行信号解复用为并行信号，以降低输入数据的速度，同时DEMUX电路可以多路复用1、2或4倍，使得处理速率可编程。Joshua Liang等人使用移动平均滤波器将多个输入整合为一个输出，之后还需要增加线性增益单元以及引入额外的信号消除量化噪声，电路开销大，功耗高，结构复杂。Kang-Sub Kwak等人使用重定时器来对齐多路信号再使用并行输入的多数投票器来降采样，使得CDR 的能效比达到4.24 mW/Gb/s。

发明内容

针对上述使用需求，本发明的目的是提供一种高速、低功耗、小面积的多数投票器，以降低时钟数据恢复电路的功耗和面积。

本发明解决其技术问题所采用的技术方案是：一种二阶串行多数投票器电路，包括Bang-Bang鉴相器、串行多数投票器、数字低通环路滤波器、温度计码编码电路、由相位插值器及相位选择器构成的PS/PI电路和提供外部参考时钟的锁相环；锁相环提供相位分别为0°、90°、180°和270°的四相位参考时钟，数据被采样后，四种相位时钟采样后的数据被输入Bang-Bang鉴相器以产生相位差异信号，其中时钟速率是输入数据速率的一半；Bang-Bang鉴相器对四个数据的边缘信息进行合成，之后通过串行多数投票器产生超前/滞后的判断信息，经过数字低通环路滤波器以及温度计码编码电路，反馈到相位选择器，调整时钟频率的输入；PS/PI电路利用所提供的单频多相位参考时钟得到恢复的时钟信号。

进一步，相位选择器选择一组频率相同相位不同的时钟作为粗略的输入，然后通过相位插值器产生一个精确相位的输出时钟，它被传输到相位检测器对输入数据进行采样产生相位差信息，然后输入到串行多数投票器进行投票，来确定时钟和数据的相位关系，串行多数投票器的输出结果传输给采用数字低通环路滤波器实现的控制电路，控制相位插值器来调节时钟的相位，生成的时钟相位被精细地控制以匹配连续输入的数据的相位，从而实现时钟恢复功能，再用恢复的时钟对数据采样得到恢复的数据。

本发明的有益效果是：与基于移动平均滤波器的投票电路相比，本发明电路无需使用增益和补偿单元，不需要保存系数，极大地简化了电路结构，减少了开销。而且电路结构比使用移动平均滤波器和增益放大器的投票器结构更简单，可以实现更高的数据处理速度。

附图说明

图1是本发明时钟数据恢复电路架构图；

图2是本发明时钟和数据的相位关系图；

图3是本发明二阶串行投票器的模型图；

图4是本发明两级投票流程图；

图5是本发明二阶多数投票器的电路图；

图6是高精度真单相位时钟D触发器结构图。

图中标记说明：1—Bang-Bang鉴相器，2—串行多数投票器，3—数字低通环路滤波器，4—温度计码编码电路，5—相位插值器，6—相位选择器。

具体实施方式

下面结合附图及实施例对本发明作进一步详细说明。

针对时钟数据恢复电路对高速低功耗投票器的需求，本发明提供了一种二阶串行投票器电路，并且为了进一步降低电路的功耗，从低功耗设计的角度对该电路进行了优化。

如图1所示，本发明公开的一种二阶串行多数投票器电路，包括半速率Bang-Bang鉴相器1、串行多数投票器2、数字低通环路滤波器3（Digital Loop Filter， DLF）、温度计码编码电路4（Thermometer Code， TC）、由相位插值器5及相位选择器6构成的PS/PI电路和提供外部参考时钟的锁相环。锁相环提供相位分别为0°、90°、180°和270°的四相位参考时钟，其中时钟速率是输入数据速率的一半，数据被采样后，四种相位时钟采样后的数据被输入Bang-Bang鉴相器1以产生相位差异信号；Bang-Bang鉴相器1对四个数据的边缘信息进行合成，之后通过串行多数投票器2产生超前/滞后的判断信息。经过数字低通环路滤波器3以及温度计码编码电路4，反馈到相位选择器6，调整时钟频率的输入；PS/PI电路利用所提供的单频多相位参考时钟得到恢复的时钟信号。

基于相位选择（Phase Selector，PS）/相位插值（Phase Interpolator，PI）的时钟数据恢复电路可以多通道共享参考时钟，芯片面积较小且功耗较低，并且易于电路实现，所以基于PS/PI的时钟数据恢复电路被广泛应用于SerDes系统。对CDR电路的结构进行优化是提高SerDes芯片性能的有效方法。在PS/PI型CDR电路中，数字控制已成为研究的主流方向，而对于如何获得数字电路所需的较低工作速率将是研究中所需解决的重要问题。高速低功耗的多数投票器很好的解决了这一问题，使得鉴相器获得的高速的相位信息经过多数投票器的降采样处理之后，保留了关键信息，同时降低了数据的速率，使得后一阶段的数字电路可以工作在较低的频率。

多数投票器是时钟数据恢复电路的一个重要的模块，其性能对时钟和数据的相位关系判断的准确性和精度有很大的影响，时钟和数据的相位关系分为时钟和数据同步、时钟超前数据和时钟滞后数据三种情况，多数投票器的作用就是对时钟和数据的关系进行投票，通过对多位超前和滞后信息的投票可以最大限度地减少时钟和数据之间相位关系的错误决策，并且可以降低CDR电路中后续的数据处理电路的工作频率。本发明设计的多数投票器电路极大地降低了数据恢复电路的功耗，同时具有较高的数据处理速度。

图2中（a）-（b）表示接收机的输入数据流和恢复出的采样时钟的相位关系，0°、90°、180°、270°是四路采样时钟的相位。（a）表示时钟超前数据，（b）表示时钟滞后数据，CDR电路用于克服时钟和数据相位不同步的问题。相位选择器6选择一组频率相同相位不同的时钟作为粗略的输入，然后通过相位插值器5产生一个精确相位的输出时钟，它被传输到相位检测器对输入数据进行采样产生相位差信息，然后输入到多数投票器进行投票，来确定时钟和数据的相位关系。投票器的输出结果传输给采用数字低通环路滤波器3实现的控制电路，控制相位插值器5来调节时钟的相位。生成的时钟相位被精细地控制以匹配连续输入的数据的相位，从而实现时钟恢复功能，再用恢复的时钟对数据采样得到恢复的数据。

为了获得更好的性能，满足高速低功耗的需求，投票器的电路使用定制化的方式来实现数字电路，分析了投票器之前的鉴相器的结构以及其信号的时序，重点分析了投票器电路的设计方法并且阐述了基于DFF的优化方法。此次设计中，本发明采用40nm CMOS工艺来设计电路。

如图4所示，本发明投票器模型采用两级投票的方式实现，不使用多路选择器以及计数器，只使用基本的逻辑门和D触发器，减少了面积和功耗；同时从逻辑、电路和版图上优化设计，使用与非逻辑和与逻辑实现了数据累加以及取符号的计算效果，将加法运算和符号运算化简为了逻辑运算，同时消除了投票器的冗余输出状态，减少了电平的翻转。

本发明对多数投票器电路的功能和功耗进行了仿真，通过对关键路径的分析，合理的增加缓冲器调整时序，极大地提高了电路的最高工作频率，减少了信号的毛刺，同时使用高精度单相时钟D触发器，进一步降低了电路的功耗。通过全定制设计的方式，优化了多数投票器的版图，最大程度的降低了投票器电路的功耗。本发明设计的基于二阶移动累加符号滤波器的多数投票器电路可以实现对四个连续判决信号的串行投票功能，较好的实现了多数投票功能。使用40nm CMOS工艺设计，投票器的总面积仅为218.44μm²，最高工作频率为12GHz，在10GHz时钟频率下达到20Gbps的数据处理速度，功耗只有0.55 mW。对比了目前常用的投票器，面积降低70%以上，功耗降低80%以上，具有较大的优势。从芯片测试结果来看，整个设计过程很好地实现了低功耗的设计意图，所提出的电路应用于超高速串行互联芯片的接收端，在保持高速数据处理能力的基础上，降低了芯片的面积和功耗。本发明二阶串行投票器的模型如图3所示，二阶多数投票器的电路图如图5所示。

晶体管级实现具有复位功能的高速DFF如图 6 所示。为了实现高速CDR，本次设计采用13个晶体管搭建的高精度的真单相位时钟（True Single Phase Clocked， TSPC）DFF，这种动态触发器具有较高的工作频率和较低的功耗。这种TSPC DFF只有4个晶体管具有时钟信号，降低了时钟信号的负载，同时没有内部时钟反相器，这使得它具有低延迟的特点，只有80ps。通过版图仿真，TSPC型的DFF的最大工作频率为5GHz，而用传统的DFF工作频率只能达到2GHz， TSPC DFF对实现高速CDR具有重要意义。但是这种D触发器也有缺点，由于数据被保存在内部电容上，因此会造成数据丢失，这使得TSPC DFF具有500MHz的最低工作频率。

所提出的两级流水线投票器使用全数字电路结构，设计中使用了多种低功耗设计方法，电路具有低功耗的优点，而且芯片面积小、工作频率高。因为DN₄和UP₄是根据四个连续的超前和滞后信息投票产生的，所提出的电路可以防止后续电路对每个数据的边缘信息都进行处理，避免投票器输出值的频繁变化，这样就减少了电平的翻转。此外，合理的逻辑设计通过使用输出状态00替换了输出状态11，从而减少了输出信号的逻辑翻转及计数器的计数，因此可以显著降低CDR电路中后续的数字低通滤波器的设计复杂度，同时进一步降低了功耗。

本发明对设计的多数投票器电路的功能和功耗进行了仿真，通过对关键路径的分析，合理的增加缓冲器调整时序，极大地提高了电路的最高工作频率，减少了信号的毛刺，同时使用高精度单相时钟D触发器，进一步降低了电路的功耗。通过全定制设计的方式，优化了多数投票器的版图，最大程度的降低了投票器电路的功耗。

上述实施例仅例示性说明本发明的原理及其功效，以及部分运用的实施例，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (2)

1.一种二阶串行多数投票器电路，其特征在于：包括Bang-Bang鉴相器（1）、串行多数投票器（2）、数字低通环路滤波器（3）、温度计码编码电路（4）、由相位插值器（5）及相位选择器（6）构成的PS/PI电路和提供外部参考时钟的锁相环；锁相环提供相位分别为0°、90°、180°和270°的四相位参考时钟，四种相位时钟采样后的数据输入Bang-Bang鉴相器（1）产生相位差异信号，其中时钟速率是输入数据速率的一半；Bang-Bang鉴相器（1）对四个数据的边缘信息进行合成，之后通过串行多数投票器（2）产生超前/滞后的判断信息，经过数字低通环路滤波器（3）以及温度计码编码电路（4），反馈到相位选择器（6），调整时钟频率的输入；PS/PI电路利用单频多相位参考时钟得到恢复的时钟信号。

2.根据权利要求1所述的一种二阶串行多数投票器电路，其特征在于，相位选择器（6）选择一组频率相同相位不同的时钟作为粗略的输入，然后通过相位插值器（5）产生一个精确相位的输出时钟，输入到串行多数投票器（2）进行投票，来确定时钟和数据的相位关系，串行多数投票器（2）的输出结果传输给采用数字低通环路滤波器（3）实现的控制电路，控制相位插值器（5）来调节时钟的相位，生成的时钟相位被精细地控制以匹配连续输入的数据的相位，从而实现时钟恢复功能，再用恢复的时钟对数据采样得到恢复的数据。

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