CN113162643B - 时钟恢复电路及接收芯片 - Google Patents

Abstract

一种时钟恢复电路及接收芯片，通过第一移相器对基准采样时钟进行移相以输出n个数据采样时钟和n个相位采样时钟；采样电路对数据信号进行采样以输出n个数据采样信号和n个相位采样信号；鉴相器分别将n个数据采样信号和n个相位采样信号进行比对，并根据比对结果生成n个判决信号；电荷泵对n个判决信号进行积分以输出调节电平；计数电路根据调节电平进行计数，并将计数结果转换为选择信号和插值控制信号；插值电路根据选择信号在n个数据采样时钟和n个相位采样时钟中选择两个基准时钟，并根据插值控制信号对两个基准时钟进行相位插值，得到更新后的基准采样时钟，以触发第一移相器工作；故降低了设计难度，避免了电路失锁的风险。

Description

时钟恢复电路及接收芯片

技术领域

本申请属于数据信号接收领域，尤其涉及一种时钟恢复电路及接收芯片。

背景技术

时钟恢复电路由于其能够对接收的数据进行恢复并进行串并转换，且可以消除传输中信道干扰等优点，已成为现代集成电路中不可或缺的一部分，广泛应用于数据收发系统中。随着集成电路技术的发展，以及应用场合不同，时钟恢复电路其参数以及模块结构也会有所差异，如：输入数据率、输入数据抖动、输入摆幅、内部时钟频率、误码率以及功耗等参数会由于应用场合不同而有所偏重。由于性能参数侧重不同，其结构也有所差异。

传统的时钟恢复电路多采用基于锁相环的电路结构，其整体电路框架如图1。该结构包含相位锁定与频率锁定两个环路。利用锁相环的输出时钟对数据进行采样恢复，输入的数据作为锁相环的参考时钟，整体电路需先锁定频率，再锁定相位。而在这两种状态转换的过程中容易造成失锁现象，且由于整体电路基于锁相环电路，其设计较为繁琐，功耗与芯片面积较大。其设计难度随数据传输速度上升而增大。

由于传统的时钟恢复电路采用相位锁定与频率锁定两个环路，故造成失锁现象，且设计较为繁琐，功耗与芯片面积较大。

发明内容

本申请的目的在于提供一种时钟恢复电路及接收芯片，旨在解决传统的时钟恢复电路造成失锁现象且设计较为繁琐、功耗和芯片面积较大的问题。

本申请实施例的提供了一种时钟恢复电路，包括：

第一移相器，配置为对基准采样时钟进行移相以输出n个数据采样时钟和n个相位采样时钟；n为大于1的整数；

采样电路，与所述第一移相器连接，配置为当接入数据信号时，根据n个所述数据采样时钟对所述数据信号进行采样以输出n个数据采样信号，并根据n个所述相位采样时钟对所述数据信号进行采样以输出n个相位采样信号；

鉴相器，与所述采样电路连接，配置为分别将n个所述数据采样信号和n个所述相位采样信号进行比对，并根据比对结果生成n个判决信号；

电荷泵，与所述鉴相器连接，配置为对n个所述判决信号进行积分以输出调节电平；

计数电路，与所述电荷泵连接，配置为根据所述调节电平进行计数，并将计数结果转换为选择信号和插值控制信号；

插值电路，与所述计数电路和所述第一移相器连接，配置为根据所述选择信号在n个所述数据采样时钟和n个所述相位采样时钟中选择两个基准时钟，并根据所述插值控制信号对两个所述基准时钟进行相位插值，得到更新后的所述基准采样时钟，以使所述第一移相器对更新后的所述基准采样时钟进行移相以输出n个所述数据采样时钟和n个所述相位采样时钟。

在其中一个实施例中，第i+1个所述数据采样时钟和第i个所述数据采样时钟的相位差为α；第i+1个所述相位采样时钟和第i个所述相位采样时钟的相位差为所述α；第j个所述相位采样时钟和第j个所述数据采样时钟的相位差为α/2；α与n的乘积为360°；其中，i为小于n的自然数，j为小于等于n的自然数。

在其中一个实施例中，所述n为4。

在其中一个实施例中，所述鉴相器具体配置为若第j个所述相位采样信号与第j个所述数据采样信号相同，则输出高电平的第j个判决信号；若第j个所述相位采样信号与第j+1个所述数据采样信号相同，则输出低电平的第j个判决信号。

在其中一个实施例中，所述电荷泵具体配置为在n个所述判决信号中当高电平的所述判决信号多于低电平的所述判决信号时，输出高电平的所述调节电平；在n个所述判决信号中当高电平的所述判决信号少于低电平的所述判决信号时，输出低电平的所述调节电平。

在其中一个实施例中，所述计数电路为7位计数电路，所述计数电路具体配置为当所述调节电平为高电平时，将所述计数结果加1作为更新后的所述计数结果；当所述调节电平为低电平时，将所述计数结果减去1作为更新后的所述计数结果；并将高3位的所述计数结果转换为所述选择信号，且将低4位的所述计数结果作为插值控制信号。

在其中一个实施例中，所述插值电路具体配置为根据所述选择信号在n个所述数据采样时钟和n个所述相位采样时钟中选择两个所述基准时钟，根据所述插值控制信号设置插值权重，并根据所述插值权重对两个所述基准时钟进行相位插值，得到更新后的所述基准采样时钟，以使所述第一移相器对更新后的所述基准采样时钟进行移相以输出n个所述数据采样时钟和n个所述相位采样时钟。

在其中一个实施例中，还包括：

分频器，配置为当输入本地时钟时，对所述本地时钟进行倍频以输出第一时钟；

第二移相器，与所述分频器和所述插值电路连接，配置为对所述第一时钟进行移相以输出n个初始数据采样时钟和n个初始相位采样时钟；

所述插值电路还配置为根据初始选择信号在n个所述初始数据采样时钟和n个所述初始相位采样时钟中选择两个初始基准时钟，并根据初始插值控制信号对两个所述初始基准时钟进行相位插值，得到所述基准采样时钟，以使所述第一移相器对所述基准采样时钟进行移相以输出n个所述数据采样时钟和n个所述相位采样时钟。

在其中一个实施例中，所述采样电路包括n个数据采样组件和n个相位采样组件：

所述数据采样组件，与所述第一移相器和所述鉴相器连接，当接入所述数据信号时，根据所述数据采样时钟对所述数据信号进行采样以输出所述数据采样信号，

相位采样组件，与所述第一移相器和所述鉴相器连接，当接入所述数据信号时，并根据所述相位采样时钟对所述数据信号进行采样以输出所述相位采样信号；

n个所述数据采样组件和n个所述相位采样组件均包括采样模块，所述采样模块包括：

检测组件，与所述第一移相器连接，配置为对所述数据信号进行检测以生成检测信号；

整形组件，与所述检测组件连接，配置为对所述检测信号进行整形以输出整形信号；

同步组件，与所述整形组件和所述鉴相器连接，配置为根据接入的同步时钟对所述整形信号进行同步以输出所述数据采样信号或所述相位采样信号。

本发明实施例还提供一种接收芯片，所述接收芯片包括如上述的时钟恢复电路。

本发明实施例与现有技术相比存在的有益效果是：由于通过鉴相器对数据信号的采样结果进行判断，进而控制插值电路对基准采样时钟进行相位调节。从而将频率锁定与相位锁定环路分开，降低了设计难度，避免了电路失锁的风险；且提高了电路的模块化水平，降低了电路对信号解码时的时钟信号要求，具有较强的可移植性。配合不同的锁相环，可广泛用于不同的应用场合中，如各种高速接口，以太网等，有效提高了相关芯片的设计效率，降低成本。

附图说明

为了更清楚地说明本发明实施例中的技术发明，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统的时钟恢复电路的一种结构示意图；

图2为本申请一实施例提供的时钟恢复电路的一种结构示意图；

图3为本申请一实施例提供的时钟恢复电路的另一种结构示意图；

图4为本申请一实施例提供的时钟恢复电路中采样电路的一种结构示意图；

图5为本申请一实施例提供的时钟恢复电路中插值电路的一种示例电路原理图；

图6为本申请一实施例提供的时钟恢复电路中采样电路的一种示例电路原理图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

图2示出了本申请较佳实施例提供的时钟恢复电路的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

上述时钟恢复电路包括第一移相器11、采样电路12、鉴相器13、电荷泵14、计数电路15以及插值电路16。

第一移相器11，配置为对基准采样时钟进行移相以输出n个数据采样时钟和n个相位采样时钟；n为大于1的整数；

采样电路12，与第一移相器11连接，配置为当接入数据信号时，根据n个数据采样时钟对数据信号进行采样以输出n个数据采样信号，并根据n个相位采样时钟对数据信号进行采样以输出n个相位采样信号；

鉴相器13，与采样电路12连接，配置为分别将n个数据采样信号和n个相位采样信号进行比对，并根据比对结果生成n个判决信号；

电荷泵14，与鉴相器13连接，配置为对n个判决信号进行积分以输出调节电平；

计数电路15，与电荷泵14连接，配置为根据调节电平进行计数，并将计数结果转换为选择信号和插值控制信号；

插值电路16，与计数电路15和第一移相器11连接，配置为根据选择信号在n个数据采样时钟和n个相位采样时钟中选择两个基准时钟，并根据插值控制信号对两个基准时钟进行相位插值，得到更新后的基准采样时钟，以使第一移相器11对更新后的基准采样时钟进行移相以输出n个数据采样时钟和n个相位采样时钟。

通过多路时钟对数据信号就行采样，再抽取数据的同时提取除相位信息，再通过鉴相器13提取时钟与数据的关系，继而通过计数和编码控制相位调节，最终实现相位锁定。

具体地，第i+1个数据采样时钟和第i个数据采样时钟的相位差为α；第i+1个相位采样时钟和第i个相位采样时钟的相位差为α；第j个相位采样时钟和第j个数据采样时钟的相位差为α/2；α与n的乘积为360°；其中，i为小于n的自然数，j为小于等于n的自然数。

作为示例而非限定，n为4。

鉴相器13具体配置为若第j个相位采样信号与第j个数据采样信号相同，则输出高电平的第j个判决信号；若第j个相位采样信号与第j+1个数据采样信号相同，则输出低电平的第j个判决信号。

若第j个相位采样信号与第j个数据采样信号相同，则鉴相器13判断第j个数据采样信号滞后，输出高电平的第j个判决信号；若第j个相位采样信号与第j+1个数据采样信号相同，则鉴相器13判断第j个数据采样信号超前，则输出低电平的第j个判决信号。

电荷泵14具体配置为在n个判决信号中当高电平的判决信号多于低电平的判决信号时，输出高电平的调节电平；在n个判决信号中当高电平的判决信号少于低电平的判决信号时，输出低电平的调节电平。

当高电平的判决信号多于低电平的判决信号时，说明基准采样时钟超前，输出高电平的调节电平；当高电平的判决信号少于低电平的判决信号时，说明基准采样时钟滞后，输出低电平的调节电平。通过收集鉴相器13的输出，并将之作为电荷泵14的控制信号，通过控制电荷泵14开关，得到一个时间段内的判决结果的综合值，可有效滤除错误的判决信息，并减小环路延迟带来的系统误差。

计数电路15为7位计数电路15，计数电路15具体配置为当调节电平为高电平时，将计数结果加1作为更新后的计数结果；当调节电平为低电平时，将计数结果减去1作为更新后的计数结果；并将高3位的计数结果转换为选择信号，且将低4位的计数结果作为插值控制信号。

将高3位的计数结果转换为选择信号，实现了基准采样时钟的相位的大范围的调节；将低4位的计数结果作为插值控制信号实现了基准采样时钟的相位的小范围的调节；从而在提高了相位调节的精细度，精确控制了数据采样时钟的相位。

插值电路16具体配置为根据选择信号在n个数据采样时钟和n个相位采样时钟中选择两个基准时钟，根据插值控制信号设置插值权重，并根据插值权重对两个基准时钟进行相位插值，得到更新后的基准采样时钟，以使第一移相器11对更新后的基准采样时钟进行移相以输出n个数据采样时钟和n个相位采样时钟。

插值电路16根据插值控制信号设置插值权重，并根据插值权重对两个基准时钟进行相位插值具体为：插值电路16根据插值控制信号生成第一开关控制信号和第二开关控制信号，并根据第一开关控制信号和第二开关控制信号对两个基准时钟进行相位插值。第一开关控制信号中导通信号的个数和第二开关控制信号中导通信号的个数为两个基准时钟进行相位插值的权重。

相位调节段经过一段时间以后，基准采样时钟的边沿会逐步接近数据信号的电平中心。当基准采样时钟越过数据信号的电平的中心点时，鉴相器13的判决结果会出现跳变，从而将基准采样时钟的相位回调。而当时钟相位回调后，鉴相器13的判决结果时再次跳变，再次调节时钟信号越过数据信号的电平的中心点，并重复这上述动作，使时钟信号在数据信号的电平的中心位置以最小调节步长来回跳动。达到时钟信号与数据信息对齐的目的，此时，认为时钟数据恢复电路相位锁定。

如图3所示，时钟恢复电路还包括分频器17和第二移相器18。

分频器17，配置为当输入本地时钟时，对本地时钟进行倍频以输出第一时钟；

第二移相器18，与分频器17和插值电路16连接，配置为对第一时钟进行移相以输出n个初始数据采样时钟和n个初始相位采样时钟；

插值电路16还配置为根据初始选择信号在n个初始数据采样时钟和n个初始相位采样时钟中选择两个初始基准时钟，并根据初始插值控制信号对两个初始基准时钟进行相位插值，得到基准采样时钟，以使第一移相器11对基准采样时钟进行移相以输出n个数据采样时钟和n个相位采样时钟。

电路启动阶段，分频器17启动并锁定至预定频率完成频率锁定，而后第一时钟信号经过第二移相器18以及电路，得到2n路相位差的时钟。对数据信号进行抽样，得n路数据信号以及n路相位信息。通过分频器17和第二移相器18提供了时钟恢复电路启动时所需的初始的基准采样时钟，实现了时钟恢复电路的启动。

具体实施中，采样电路12可以包括n个数据采样组件和n个相位采样组件：

数据采样组件，与第一移相器11和鉴相器13连接，当接入数据信号时，根据数据采样时钟对数据信号进行采样以输出数据采样信号，

相位采样组件，与第一移相器11和鉴相器13连接，当接入数据信号时，并根据相位采样时钟对数据信号进行采样以输出相位采样信号；

n个数据采样组件和n个相位采样组件均包括采样模块，如图4所示，采样模块包括检测组件121、整形组件122和同步组件123。

检测组件121，与第一移相器11连接，配置为对数据信号进行检测以生成检测信号；

整形组件122，与检测组件121连接，配置为对检测信号进行整形以输出整形信号；

同步组件123，与整形组件122和鉴相器13连接，配置为根据接入的同步时钟对整形信号进行同步以输出数据采样信号或相位采样信号。

通过上述采样的电路的具体结构，实现了使用低速时钟对高速数据进行采样的功能。

图5示出了本发明实施例提供的时钟恢复电路中采样电路12的一种示例电路结构，图6示出了本发明实施例提供的时钟恢复电路中插值电路16的一种示例电路结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

插值电路16包括8个电流源组件、8个第一NMOS管N1m、8个第二NMOS管N2m、第一场效应管M1以及第二场效应管M2；m为小于等于8的自然数；

第一场效应管M1的源极以及第二场效应管M2的源极连接至插值电路16的电源，第一场效应管M1的漏极与8个第一NMOS管N1m的漏极连接，第二场效应管M2的漏极与8个第二NMOS管N2m的漏极连接，第j个第一NMOS管N1j的源极和第j个第二NMOS管N2j的源极共接于第j个电流源组件的输出端，j为小于等于m的自然数，第1个第一NMOS管N11的栅极和第1个第二NMOS管N21的栅极共同连接至插值电路16的第1个数据采样信号输入端，第2个第一NMOS管N12的栅极和第2个第二NMOS管N22的栅极共同连接至插值电路16的第1个相位采样信号输入端，第3个第一NMOS管N13的栅极和第3个第二NMOS管N23的栅极共同连接至插值电路16的第2个数据采样信号输入端，第4个第一NMOS管N14的栅极和第4个第二NMOS管N24的栅极共同连接至插值电路16的第2个相位采样信号输入端，第5个第一NMOS管N15的栅极和第5个第二NMOS管N25的栅极共同连接至插值电路16的第4个数据采样信号输入端，第6个第一NMOS管N16的栅极和第6个第二NMOS管N26的栅极共同连接至插值电路16的第4个相位采样信号输入端，第7个第一NMOS管N17的栅极和第7个第二NMOS管N27的栅极共同连接至插值电路16的第4个数据采样信号输入端，第8个第一NMOS管N18的栅极和第8个第二NMOS管N28的栅极共同连接至插值电路16的第4个相位采样信号输入端；

电流源组件包括16个电流源和16个开关元件，16个电流源的正极共同连接至电流源组件的输出端，第k个电流源的负极与第k个开关元件的输入端连接，k为小于等于16的自然数，16个开关元件的输出端共接于电源地，16个开关元件的控制端连接至插值电路16的开关控制信号输入端。

通过16路电流源，两个基准时钟的相位差平均分为16份，以此获得细致的相位调节能力。

检测组件121包括第一D触发器D1、SR触发器S1、第三场效应管M3、第四场效应管M4以及第五场效应管M5；其中，第三场效应管M3、第四场效应管M4以及第五场效应管M5可以均为N型场效应管。

第三场效应管M3的漏极与第四场效应管M4的源极以及第五场效应管M5的源极连接，第四场效应管M4的栅极以及第五场效应管M5的栅极共同连接至检测组件121的数据信号输入端，第四场效应管M4的漏极与第一D触发器D1的正极数据输入端D连接，第五场效应管M5的的漏极与第一D触发器D1的负极数据输入端L连接，第一D触发器D1的正极数据输出端Q与SR触发器S1的S端连接，第一D触发器D1的负极数据输出端Q与SR触发器S1的R端连接，SR触发器S1的正极数据输出端Q和SR触发器S1的负极数据输出端Q共同连接至检测组件121的检测信号输出端，第三场效应管M3的栅极、第一D触发器D1的时钟端以及SR触发器S1的时钟端共同连接至检测组件121的数据采样时钟输入端或检测组件121的相位采样时钟输入端。

同步组件123包括第二D触发器D2。

第二D触发器D2的正极数据输出端Q连接至同步组件123的整形信号输入端，第二D触发器D2的正极数据输出端Q连接至同步组件123的数据采样信号输出端或同步组件123的相位采样信号输出端，第二D触发器D2的时钟端连接至同步组件123的同步时钟输入端。

该同步组件123的电路简单可靠，成本较低。

以下结合工作原理对图5和图6所示的作进一步说明：

由于计数电路15为7位计数电路15，并将高3位的计数结果转换为选择信号，且将低4位的计数结果作为插值控制信号。

其中，第一开关控制信号中控制开关元件导通的个数等于低4位的计数结果，第二开关控制信号中控制开关元件导通的个数等于16减去低4位的计数结果的差值。

插值电路16为输出端互相连接的两个运算放大器，其电流源组件为可控的开关电流源，且两个电流源控制信号(第一开关控制信号和第二开关控制信号)满足上述关系。两个基准时钟为图5中两路相邻时钟，该两路相邻时钟为两路相邻的数据采样信号和相位采样信号，其相位差为45°，通过控制电流源组件来控制输出的时钟的上升和下降时间。当左侧电流源组件中的开关元件导通较多时，右侧电流源组件中开关元件则导通较少，此时输出时钟更靠近左侧的时钟。当系统工作时，由计数电路15给出8路选择信号，选择打开其中相邻的两路，具体为：当高3位的计数结果为110时生成的选择信号选择第1个数据采样时钟和第1个相位采样时钟作为两个基准时钟；当高3位的计数结果为101时生成的选择信号选择第1个相位采样时钟和第2个数据采样时钟作为两个基准时钟；当高3位的计数结果为100时生成的选择信号选择第2个数据采样时钟和第2个相位采样时钟作为两个基准时钟；当高3位的计数结果为011时生成的选择信号选择第2个相位采样时钟和第3个数据采样时钟作为两个基准时钟；当高3位的计数结果为010时生成的选择信号选择第3个数据采样时钟和第3个相位采样时钟作为两个基准时钟；当高3位的计数结果为001时生成的选择信号选择第4个相位采样时钟和第4个数据采样时钟作为两个基准时钟。之后依次打开16路可控电流开关。如最终判决反馈信号依然判定时钟数据未对齐，则八路选通信号依次跳变，选通下一相位差的基准时钟，直到调节电平判定时钟数据对齐。

采样电路12采用相差为45°的4个数据采样时钟和4个相位采样时钟对数据信号进行采样。由于有四路时钟进行数据采样，因此采样时钟的频率只需为数据信号的最高频率的1/2。之后对采样到的数据进行整形同步。

本发明实施例还提供一种接收芯片，所述接收芯片包括如上述的时钟恢复电路。

本发明实施例通过第一移相器对基准采样时钟进行移相以输出n个数据采样时钟和n个相位采样时钟；采样电路根据n个数据采样时钟和n个相位采样时钟对数据信号进行采样以输出n个数据采样信号和n个相位采样信号；鉴相器分别将n个数据采样信号和n个相位采样信号进行比对，并根据比对结果生成n个判决信号；电荷泵对n个判决信号进行积分以输出调节电平；计数电路根据调节电平进行计数，并将计数结果转换为选择信号和插值控制信号；插值电路根据选择信号在n个数据采样时钟和n个相位采样时钟中选择两个基准时钟，并根据插值控制信号对两个基准时钟进行相位插值，得到更新后的基准采样时钟，以触发第一移相器工作。由于通过鉴相器对数据信号的采样结果进行判断，进而控制插值电路对基准采样时钟进行相位调节。从而将频率锁定与相位锁定环路分开，故降低了设计难度，避免了电路失锁的风险，且提高了电路的模块化水平，降低了电路对信号解码时的时钟信号要求，具有较强的可移植性。配合不同的锁相环，可广泛用于不同的应用场合中，如各种高速接口，以太网等，有效提高了相关芯片的设计效率，降低成本。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种时钟恢复电路，其特征在于，包括：

第一移相器，配置为对基准采样时钟进行移相以输出n个数据采样时钟和n个相位采样时钟；n为大于1的整数；

采样电路，与所述第一移相器连接，配置为当接入数据信号时，根据n个所述数据采样时钟对所述数据信号进行采样以输出n个数据采样信号，并根据n个所述相位采样时钟对所述数据信号进行采样以输出n个相位采样信号；

鉴相器，与所述采样电路连接，配置为分别将n个所述数据采样信号和n个所述相位采样信号进行比对，并根据比对结果生成n个判决信号；

电荷泵，与所述鉴相器连接，配置为对n个所述判决信号进行积分以输出调节电平；

计数电路，与所述电荷泵连接，配置为根据所述调节电平进行计数，并将计数结果转换为选择信号和插值控制信号；

插值电路，与所述计数电路和所述第一移相器连接，配置为根据所述选择信号在n个所述数据采样时钟和n个所述相位采样时钟中选择两个基准时钟，并根据所述插值控制信号对两个所述基准时钟进行相位插值，得到更新后的所述基准采样时钟，以使所述第一移相器对更新后的所述基准采样时钟进行移相以输出n个所述数据采样时钟和n个所述相位采样时钟。

2.如权利要求1所述的时钟恢复电路，其特征在于，第i+1个所述数据采样时钟和第i个所述数据采样时钟的相位差为α；第i+1个所述相位采样时钟和第i个所述相位采样时钟的相位差为所述α；第j个所述相位采样时钟和第j个所述数据采样时钟的相位差为α/2；α与n的乘积为360°；其中，i为小于n的自然数，j为小于等于n的自然数。

3.如权利要求1所述的时钟恢复电路，其特征在于，所述n为4。

4.如权利要求2所述的时钟恢复电路，其特征在于，所述鉴相器具体配置为若第j个所述相位采样信号与第j个所述数据采样信号相同，则输出高电平的第j个判决信号；若第j个所述相位采样信号与第j+1个所述数据采样信号相同，则输出低电平的第j个判决信号。

5.如权利要求2所述的时钟恢复电路，其特征在于，所述电荷泵具体配置为在n个所述判决信号中当高电平的所述判决信号多于低电平的所述判决信号时，输出高电平的所述调节电平；在n个所述判决信号中当高电平的所述判决信号少于低电平的所述判决信号时，输出低电平的所述调节电平。

6.如权利要求2所述的时钟恢复电路，其特征在于，所述计数电路为7位计数电路，所述计数电路具体配置为当所述调节电平为高电平时，将所述计数结果加1作为更新后的所述计数结果；当所述调节电平为低电平时，将所述计数结果减去1作为更新后的所述计数结果；并将高3位的所述计数结果转换为所述选择信号，且将低4位的所述计数结果作为插值控制信号。

7.如权利要求2所述的时钟恢复电路，其特征在于，所述插值电路具体配置为根据所述选择信号在n个所述数据采样时钟和n个所述相位采样时钟中选择两个所述基准时钟，根据所述插值控制信号设置插值权重，并根据所述插值权重对两个所述基准时钟进行相位插值，得到更新后的所述基准采样时钟，以使所述第一移相器对更新后的所述基准采样时钟进行移相以输出n个所述数据采样时钟和n个所述相位采样时钟。

8.如权利要求1所述的时钟恢复电路，其特征在于，还包括：

分频器，配置为当输入本地时钟时，对所述本地时钟进行倍频以输出第一时钟；

第二移相器，与所述分频器和所述插值电路连接，配置为对所述第一时钟进行移相以输出n个初始数据采样时钟和n个初始相位采样时钟；

所述插值电路还配置为根据初始选择信号在n个所述初始数据采样时钟和n个所述初始相位采样时钟中选择两个初始基准时钟，并根据初始插值控制信号对两个所述初始基准时钟进行相位插值，得到所述基准采样时钟，以使所述第一移相器对所述基准采样时钟进行移相以输出n个所述数据采样时钟和n个所述相位采样时钟。

9.如权利要求1所述的时钟恢复电路，其特征在于，所述采样电路包括n个数据采样组件和n个相位采样组件：

所述数据采样组件，与所述第一移相器和所述鉴相器连接，当接入所述数据信号时，根据所述数据采样时钟对所述数据信号进行采样以输出所述数据采样信号，

相位采样组件，与所述第一移相器和所述鉴相器连接，当接入所述数据信号时，并根据所述相位采样时钟对所述数据信号进行采样以输出所述相位采样信号；

n个所述数据采样组件和n个所述相位采样组件均包括采样模块，所述采样模块包括：

检测组件，与所述第一移相器连接，配置为对所述数据信号进行检测以生成检测信号；

整形组件，与所述检测组件连接，配置为对所述检测信号进行整形以输出整形信号；

同步组件，与所述整形组件和所述鉴相器连接，配置为根据接入的同步时钟对所述整形信号进行同步以输出所述数据采样信号或所述相位采样信号。

10.一种接收芯片，其特征在于，所述接收芯片包括如权利要求1至9任意一项所述的时钟恢复电路。

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