JP3705102B2 - 通信装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は通信装置に関し、特に、データの受信に適用して好適な装置に関する。
【０００２】
【従来の技術】
従来の通信装置では、受信部に、シリアル―パラレル変換を行うデマルチプレクサ（DEMUX）が用いられる。図２０、図２１は、従来のデマルチプレクサ（DEMUX）回路の構成例を示す図である。図２０は、シフトレジスタ型、図２１はツリー型である。
【０００３】
図２０を参照すると、この従来のシフトレジスタ型のDEMUX回路は、複数段（図では８段）縦続接続されたＤ型フリップフロップ５０₁〜５０₈を備え、各段のＤ型フリップフロップ５０₁〜５０₈の出力がラッチ回路５１に並列入力されており、Ｄ型フリップフロップ中を１クロックおきにデータがシフトするので、１クロックあたりの処理ビット数は１である(例えば、文献１（IEICE Trans. Electron, Vol. E78-C, No.12, 1995, p1746)参照）。
【０００４】
図２１を参照すると、ツリー型のDEMUX回路は、１：２DEMUX６０を階層的に配設してものである。動作速度を律速する初段の１：２DEMUX６０₁では、図１８（ｂ）のように、２系列のフリップフロップが交互にデータを読み込む構成とされていることから、1クロックあたり２ビットのデータを処理できる(例えば文献２（IEICE Trans. Electron, Vol. E78-C, No.12, 1995, p1746)参照）。
【０００５】
また、１つのデータに対して複数回の読み込みを行うオーバーサンプリング方式も提案されている(例えば文献３（Symp. On VLSI Circuits Digest of Technical papers, p71, 1997)参照）。
【０００６】
【発明が解決しようとする課題】
入力部に２値ロジックのフリップフロップを使用する方式では、いずれの場合も入力部の動作は、図２２に模式的に示したようになっている。図２２（ａ）では、1クロック周期の前半で、スイッチＳＷ１を閉成し（オンし）、スイッチＳＷ２を開放し（オフし）、入力データを容量Ｃにサンプリングし、図２２（ｂ）に示すように、後半では、スイッチＳＷ１を開放し（オフし）、スイッチＳＷ２を閉成し（オンし）、データを容量Ｃに保持して、次段のフリップフロップ（不図示）に送る。
【０００７】
サンプリングに使用するクロックが使用するトランジスタの最大動作周波数である場合、正確なサンプリングを行うには、１回のサンプリングに、最低でも、クロック周期の１／２の時間のサンプリング時間を必要とする。つまり、この方式で可能なデータレートは、（最大動作周波数）×２である。
【０００８】
オーバーサンプルを用いる方式では、図２３に示すように、１つのデータ（ＤＡＴＡ）に対して、少しづつタイミングをずらせて（すなわち多相クロックＣＬＫ０〜ＣＬＫ３によって）、複数回サンプリングを行い、得られた複数のサンプルデータ（Ｓａｍｐｌｅ ｄａｔａ）から、重み付け関数等で、データを復元する。図２３に示す例では、データを４相のクロックのエッジでサンプリングし、０１１１から、データ（Ｄｅｃｉｓｉｏｎ Ｄａｔａ）として１を復元している。
【０００９】
この場合は、処理可能なデータレートは、（最大動作周波数）×２よりも大きくできる。
【００１０】
ところで、図２３には、クロックＣＬＫ０〜ＣＬＫ３の波形は、方形波として示されているが、使用するトランジスタの最大動作周波数近辺で使用すると、クロックの波形はサイン波となる。
【００１１】
このためサンプルデータは、読み込む目標のデータの前後のデータの影響をうけて、エラーが含まれることになり、エラーレートを下げることが難しい、という問題があった。
【００１２】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、トランジスタの最大動作周波数を超える周波数成分をもつデータに対しても正確に読み込むことを可能とする通信装置を提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成する本発明は、時系列で伝送される２値データを読み込み多値のデータとする積分器を持ち、前記多値データより元の２値の時系列データを復元する。
【００１４】
本発明において、時系列で伝送される２値データを複数個読み込み、前記複数個の２値データに１意に対応する多値データに変換する。
【００１５】
本発明において、時系列で伝送される２値データを１データ分ずつ加算して多値データとする。
【００１６】
本発明において、前記積分器を複数個持ち、複数の前記積分器がお互いのデータを参照することで元の２値の時系列データを復元する。
【００１７】
本発明において、前記各積分器がそれぞれ前記時系列データの１データ分だけずれたタイミングで動作する。
【００１８】
本発明において、前記各積分器は自身よりも1入力データ分先に動作している積分器のデータを参照する。
【００１９】
本発明において、前記各積分器は自身よりも1入力データ分先に動作している積分器より復元される２値のデータを参照する。
【００２０】
本発明において、前記２値データの加算に容量と電流スイッチを使用し、前記２値データに応じて電流スイッチをオンオフさせることで容量に電荷を蓄積または放電させることで加算を行う加算器を備える。
【００２１】
本発明において、前記時系列で入力される２値データの１データあたりの期間に対応して前記容量の値を変化させる。
【００２２】
本発明において、前記容量は複数のMOSFETのゲート電極を並列に接続することで構成し、前記各MOSFETのチャネルを生成または消失させることで全体の容量を変化させる。
【００２３】
本発明において、前記電流スイッチに流れる電流を加算動作中に変動させ、加算の最初と最後に流れる電流は中間の加算期間よりも少なくする。
【００２４】
本発明において、前記電荷を蓄積または放電させる容量のつながるノードに電流スイッチを介して前記容量よりも小さい容量を接続し、前記大きい容量での加算動作が終了した時点で前記電流スイッチを切断し前記小さい容量のみ電荷を保持させて、大きい容量は放電もしくは充電を行い加算前の状態に戻し、大きい容量での次の加算動作開始時に前記電流スイッチを接続して小さい容量と大きい容量の電位を同じとする。
【００２５】
本発明において、前記２値データの加算に、各積分器あたり２組の容量と電流スイッチを使用し、前記２値データに応じて２組の電流スイッチそれぞれ逆極性にオンオフさせ、２組の容量に電荷を蓄積または放電させることで加算を行う。
【００２６】
本発明において、前記２組の容量に蓄えられた多値データに対し、多値データの最大値とそれより１段階小さい値の間のもしくは、多値データの最小値とそれより１段階大きい値の間のいずれか1種類の基準電圧と比較することで２値のデータに復元する。
【００２７】
本発明において、前記各積分器の出力部に、前記各積分器のお互いのタイミング差に応じたタイミングの遅延装置を持つ。
【００２８】
本発明において、前記各積分器の出力部に、前記各積分器のお互いのタイミング差に応じたタイミングのラッチを備える。
【００２９】
本発明において、前記各積分器は自身よりも1入力データ分先に動作している積分器より復元される２値のデータを参照するにあたり、前記先に動作している積分器の出力の０または１に対応した２種の自身の復元データをあらかじめ作成しておき、前記先に動作している積分器の出力が確定した時点で前記2種の自身の復元データのいずれかを選択して出力する。
【００３０】
本発明において、前記各積分器はデータの復元器を複数持ち、前記復元器を前記積分器の読み込み間隔分のタイミングだけずらせて並列に動作させる。
【００３１】
本発明において、前記積分器は時系列で伝送される微小信号を多値データに変換してから前記多値データ信号の増幅を行う。
【００３２】
本発明において、前記積分器は複数の副積分器から構成され、積分器の読み込みタイミング毎に副積分器を切り替えて動作させる。
【００３３】
本発明において、積分器が複数の副積分器から構成される場合に、1回の積分器の読み込みタイミングにデータの読み込みを行う副積分器は1つのみとする。
【００３４】
【発明の実施の形態】
本発明の実施の形態について説明する。図１は、本発明の実施の形態の構成を説明するための図である。図１を参照すると、２系列の積分器１、２を備え、各積分器は、１ビット分ずれたタイミングで、２ビットづつ入力データの加算を行う。これにより、各積分器１、２では、入力データに応じて０、１、２の３値が得られる。
【００３５】
ここで、入力データの０−１と１−０は、積分器では、どちらも１となるので、両者を判別できない。そこで、本発明においては、１ビット分ずれた、２系列の積分器１、２のデータを互いに参照することで、判別を行う。
【００３６】
つまり、自身の積分結果が１であり、他の積分器の１ビット前の出力が０−０または１−０の場合、自身の出力は０−１となり、他の積分器の出力が０−１または１−１の場合、自身の出力は１−０である。
【００３７】
これより、表１のような判定表ができる。このように、互いのデータ参照で正しいデータが復元できることが分かる。
【００３８】
【表１】

【００３９】
ただし、この方式では、10101010…のように、１と０が交互に入力される場合には、入力データ列の最初の１ビットがわからないので、後の全てのデータの判定ができないことになる。しかし、実際には、データが常に、10101010…では、情報が伝達できないため、必ず、00、または11のパターンが発生する。つまり、そのパターン以降は、正しいデータの判定が可能となる。
【００４０】
この例では、積分器に使用するクロックは、データレートの１／４となるので、使用するトランジスタの最大動作周波数の４倍のデータレートで処理することができることになる。
【００４１】
図１には、１度に２ビットずつ読み込む場合の構成を例示したが、上記と同様の原理に従い、ｎ(ただしｎは所定の正整数)系列の積分器を用意し、各積分器は、１ビット分ずれたタイミングで、ｎビットづつ入力データの積分を行うと、最大動作周波数の２ｎ倍のデータレートで処理可能である。
【００４２】
このように、本発明においては、１度の入力データ読み込みにおいて複数のデータを読み込むことにより、入力データのもつ周波数成分よりも低い動作周波数で、元のデータを復元することができる。
【００４３】
本発明の通信装置は、入力される２値データを共通に入力とする第１乃至第Ｎの積分器（図２の１０₁〜１０₄）を備え、前記第１乃至第Ｎの積分器は、互いに位相の異なる第１乃至第Ｎのクロック（ＣＬＫ０〜ＣＬＫ３）で駆動されるとともに、ｉ＋１番目の積分器は、該積分器の前の積分器であるｉ番目の積分器の出力を参照し（ただし、ｉ＝Ｎの場合、Ｎ＋１番目は１番目となり、１番目の積分器はＮ番目の積分器の出力を参照する）。一の積分器に供給されるクロックが前記積分器の前の積分器に供給されるクロックよりも１ビットデータ分位相が遅れている、各積分器は、入力される２値データを複数ビット加算する加算器（１１）と、前記加算器で加算した多値データを入力し基準電圧と比較することで複数の2値データを生成する比較器（１２）と、前記比較器から出力される複数の2値データと前の積分器の出力結果から積分器に入力された元の２値データを復元する復元器（１４）と、を備え、積分器は、さらに、復元器（１４）からの出力を入力しタイミングを調整して出力データとして出力するラッチ（１５）を備えている。
【００４４】
【実施例】
本発明の実施例について図面を参照して以下に説明する。図２は、本発明の一実施例の構成を示す図である。図３は、本発明の一実施例のタイミング図である。図２は、１：４のシリアル-パラレル変換を行う場合の構成を示したものである。なお、図２に示した、１：４のシリアル-パラレル変換を行う構成は、本発明を例示的に説明するためのものであり、本発明において、積分器の数が４個に限定されるものでないことは勿論である。
【００４５】
図２において、各積分器１０₁〜１０₄は、図３に示すように、９０°づつ位相のずれた４相のクロックＣＬＫ０〜ＣＬＫ３でそれぞれ駆動される。
【００４６】
各積分器１０₁〜１０₄は、データを２ビットづつ読み込むが、出力されるデータは後の方の１ビットのみである。
【００４７】
つまり、入力ＩＮが０−１でも１−１でも、積分器の出力は１となる。この出力は、９０°遅れて動作している次の積分器に送られる。
【００４８】
次に、図４は、図２にブロック図として示した１系列の積分器１０の構成を示す図である。図５は、この積分器１０の動作タイミングを示す図である。
【００４９】
図４を参照すると、積分器は、入力データを加算する加算器１１と、加算器１１で加算した多値データから2ビットの2値のデータを取り出す2つの比較器（加算器１１の加算結果Ａを基準電圧Ｈ以上であるか否か判定する比較回路１２−１と、基準電圧Ｌ以下であるか否か判定する比較回路１２−２よりなる）と、比較器１２−１、１２−２の出力をクロックでラッチするＤ型フリップフロップよりなるラッチ１３−１、１３−２と、さらにこの2ビットの2値データと、前の積分器（ある積分器に対して９０°前のクロックで駆動される積分器）の出力結果からデータを復元する復元器１４と、復元器１４からの出力をラッチして出力データとして出力するＤ型フリップフロップよりなるタイミング調整用のラッチ１５と、を備えている。
【００５０】
図４及び図５を参照して、この積分器の動作について以下に説明する。
【００５１】
クロックがＨｉｇｈの期間(サンプル)に、加算器１１で、入力データ2ビット分を積分し、クロックがＬｏｗの間(ホールド)そのデータを保持する。
【００５２】
これにより、加算器１１の出力ノードAには入力データ2ビットに対応して3値のデータが出力される。この3値データは入力の2ビットが0-0ならば2、0-1ならば1、1-0ならば1、1-1ならば0となり、入力データ2ビットを反転させてから加算した値となっている。
【００５３】
加算器１１の積分結果Ａである多値データを比較回路１２−１、１２−２で２つの基準電圧Ｈｉｇｈと基準電圧Ｌｏｗとそれぞれ比較し、2ビットの2値データを得る。
【００５４】
この基準電圧は例えば電源電圧をVDDとすると基準電圧ＨはVDDの1/3、基準電圧ＬはVDDの2/3というように、3値のデータの0と1もしくは1と2の境目となる電圧とする。
【００５５】
比較回路１２−１、１２−２の出力の2ビットの2値データCHとCLは積分結果Ａの0,1,2の3値に対応してCH:CL=1:1,0:1,0:0となる。この値は入力されるクロックでラッチするラッチ１３−１、１３−２によってクロックに対応したタイミングで出力ＨとＬに現れる。
【００５６】
復元器１４は、ラッチ１３−１、１３−２の出力ＨとＬ、および、前の積分器の出力Ｆを用いて、以下の真理値表２に従い結果Qを出力する。
【００５７】
【表２】

【００５８】
図２において、出力Ｄ０〜Ｄ３は、それぞれの積分器１０₁〜１０₄が、異なる位相のクロックＣＬＫ０〜ＣＬＫ３で動作しているために、そのままではデータの出力タイミングがそろわない。そこで、図４で最終段のラッチ１５は、積分器ごとに、ラッチの段数（遅延時間）を変化させて、出力のタイミングを揃える働きをする。すなわちラッチ１５はリタイミング用ラッチである。なお、表１、２において、ＸはDon't Care（ドントケア）を表す。
【００５９】
図６は、加算器１２の構成の一例を示す図である。図６を参照すると、電源ＶDDとグランド間に直列接続されたＰチャネルＭＯＳトランジスタＭ１、ＮチャネルＭＯＳトランジスタＭ２、およびＮチャネルＭＯＳトランジスタＭ３を備え、ＭＯＳトランジスタＭ１、Ｍ３のゲートにはクロックＣＬＫが共通に入力され、ＭＯＳトランジスタＭ２のゲートには入力データＩＮが入力され、ＭＯＳトランジスタＭ１、Ｍ２のドレインの接続点（ノードＢ）とグランド間には容量値可変型の容量Ｃ１が接続され、ノードＢとノードＡ間にはＰチャネルＭＯＳトランジスタＭ４とＮチャネルＭＯＳトランジスタＭ５よりなるＣＭＯＳトランスファスイッチ（ゲートにはクロックＣＬＫの相補信号とクロックＣＬＫがそれぞれ入力される）が挿入され、ノードＡとグランド間には容量Ｃ２が接続されている。
【００６０】
クロックＣＬＫがＨｉｇｈの期間に、ＮチャネルＭＯＳトランジスタＭ３がオンし、トランジスタＭ４、Ｍ５よりなるトランスファスイッチがオンし、入力データＩＮがＨｉｇｈの時間だけ、ＮチャネルＭＯＳトランジスタＭ２がオンし、容量Ｃ１、Ｃ２を放電する。
【００６１】
容量に蓄えられた電圧は、トランジスタＭ４、Ｍ５よりなるトランスファスイッチＭ４、Ｍ５を介して、ノードＡに、クロックＣＬＫがＬｏｗの期間だけ保持される。
【００６２】
クロックＣＬＫがＬｏｗの期間、ノードＢは、オン状態とされたＰチャネルＭＯＳトランジスタＭ１を介して電源電圧ＶDDにまで充電される。
【００６３】
次のクロックＣＬＫがＨｉｇｈとなるタイミングでは、ノードＡ、Ｂの電圧が等しくなるように、容量Ｃ１とＣ２の電荷の再配分が行われるが、Ｃ２の容量をＣ１よりも小さくすることで、ノードＢの電圧の変化は、ノードＡの電圧の変化よりも小さくなる。
【００６４】
ここで、クロックＣＬＫがＨｉｇｈの期間の充放電の時定数は、ＮチャネルＭＯＳトランジスタＭ２、Ｍ３のオン抵抗と、容量Ｃ１の容量値でほぼ決定される。この時定数は、クロックＣＬＫ周期の１／２の時間で、放電が完了するようにしなければならないため、動作周波数によって、時定数を変える必要がある。このように時定数を可変するため、容量Ｃは容量値が可変型とされている。
【００６５】
図７は、図６に示した容量Ｃ１の構成の一例を示す図である。図７を参照すると、可変容量は並列に接続されたゲート容量の異なる８個のＭＯＳキャパシタＭＣ０〜ＭＣ７で構成される。
【００６６】
ＭＯＳキャパシタＭＣ０〜ＭＣ７は、コントロール信号ＣＮＴxがＬｏｗの時のみチャネルが形成されて大きなゲート容量を持つので、コントロール信号ＣＮＴ0〜ＣＮＴ７を制御することで、精度良く容量を制御できる。コントロール信号ＣＮＴ0〜ＣＮＴ7はチップ上の８ビットレジスタ２０に保持された値で決定され、それぞれインバータＩＮＶ０〜ＩＮＶ７で反転した値が、ＭＯＳキャパシタＭＣ０〜ＭＣ７のドレインとソースに共通接続される。
【００６７】
図８は、本発明の一実施例の加算器１１の内部動作波形を示す図であり、クロックＣＬＫ、入力データＩＮと容量Ｃ１の充放電電流を示している。図８に示すように、クロックＣＬＫの波形を、方形波からサイン波に近づけることで、入力データＩＮがＨｉｇｈの期間の充放電電流は、クロックＣＬＫがＨｉｇｈの期間の最初と最後が少なくなる。これにより、クロックＣＬＫと入力データＩＮの信号のタイミングがずれた場合でも、前後の入力データＩＮの信号が加算器の出力結果に与える影響が小さくなり、タイミングずれに対しての動作マージンを大きくすることができる。
【００６８】
図９は、加算器１１の出力から０、１、２の３値を得るための比較器１２の構成の一例を示す図であり、基準電圧L用１２−2（図４参照）と基準電圧H用１２−1（図４参照）の二つの比較回路よりなる。
【００６９】
図９（ａ）を参照すると、電源ＶDDにソースが接続されゲートが接地されたＰチャネルＭＯＳトランジスタよりなる定電流源トランジスタＭ１１と、ソースが共通接続されて定電流源トランジスタＭ１１のドレインに接続され、基準電圧ＲＥＦ（図4における基準電圧H）と入力データＩＮをそれぞれゲートに入力する差動対トランジスタ（ＰチャネルＭＯＳトランジスタ）Ｍ１２、Ｍ１３と、カレントミラー回路を構成し、差動対トランジスタのドレインに接続され能動負荷として機能するＮチャネルＭＯＳトランジスタＭ１４、１５よりなる差動回路よりなり、ＮチャネルＭＯＳトランジスタＭ１５のドレインから出力OUTが取り出される。基準電圧ＲＥＦよりも入力データＩＮの電圧が低いとき、出力ＯＵＴはＨｉｇｈレベルを出力する。
【００７０】
図９（ｂ）を参照すると、ソースが接地されたＮチャネルＭＯＳトランジスタよりなる定電流源トランジスタＭ２７と、ソースが共通接続されて定電流源トランジスタＭ２７のドレインに接続され、基準電圧ＲＥＦ（図4における基準電圧L）と入力データＩＮをそれぞれゲートに入力する差動対トランジスタ（ＮチャネルＭＯＳトランジスタ）Ｍ２３、Ｍ２４と、カレントミラー回路を構成し、差動対トランジスタのドレインに接続され能動負荷として機能するＰチャネルＭＯＳトランジスタＭ２１、２２よりなる差動回路よりなり、ＰチャネルＭＯＳトランジスタＭ２２のドレインから出力が取り出される。定電流源トランジスタＭ２７とトランジスタＭ２６はカレントミラー回路を構成し、トランジスタＭ２６のドレインと電源間にはゲートが接地されたＰチャネルＭＯＳトランジスタＭ２５が挿入されており、定電流源トランジスタＭ２７は、ＰチャネルＭＯＳトランジスタＭ２５のドレイン電流のミラー電流で差動対トランジスタＭ２３、Ｍ２４を駆動する。基準電圧ＲＥＦよりも入力データＩＮの電圧が低いとき、出力ＯＵＴはＨｉｇｈレベルを出力する。
【００７１】
図１０は、本発明の一実施例の復元器１４の構成を示す図である。図１０に示した復元器１４の構成は、表２の真理値表を実現するものである。この回路は、偶数ビットＤ０、Ｄ２と、奇数ビットＤ１、Ｄ３で別の回路を用いている。図１０（ａ）を参照すると、偶数ビットの復元器は、前の積分器の出力Ｆの反転信号と、ラッチ１３−２（図４参照）の出力Ｌを入力する否定論理積回路ＮＡＮＤ１と、ＮＡＮＤ１の出力と、ラッチ１３−１（図４参照）の出力ＨをインバータINV11で反転した信号入力する否定論理積回路ＮＡＮＤ２とを備えている。
【００７２】
また、図１０（ｂ）を参照すると、奇数ビット用の復元器としては、前の積分器の出力Ｆとラッチ１３−２（図４参照）の出力ＬをインバータINV12で反転した信号を入力する否定論理和回路ＮＯＲ１と、ＮＯＲ１の出力と、ラッチ１３−１（図４参照）の出力Ｈを入力する否定論理和回路ＮＯＲ２とを備えている。
【００７３】
Ｄ０〜Ｄ３の積分器１０₁〜１０₄は、１／４クロック（９０°）づつずれて動作しているので、前の積分器の出力Ｆが入力されてから、出力データＱが出力されるまでの時間は、１／４クロック周期以下でなければならず、このため、高速な動作が要求される。
【００７４】
そこで、図１０に示すように、このバスのゲート段数を減らすために、ロジックの最適化を行った結果、偶数ビットと奇数ビットで別の回路となっている。
【００７５】
図１１は、本発明の一実施例の復元器１４の他の構成を示す図である。この回路では、偶数と奇数のビットで同じ回路を用いる。電源とグランド間に直列に接続されたＰチャネルＭＯＳトランジスタＭ３１、Ｍ３２、ＮチャネルＭＯＳトランジスタＭ３３、Ｍ３４、インバータINV21,INV22を備え、トランジスタＭ３１のゲートにはLをINV21で反転した信号、トランジスタＭ３２、Ｍ３３のゲートにはＦ、トランジスタＭ３４のゲートにはHをINV22で反転した信号、電源とグランド間に直列に接続されたＰチャネルＭＯＳトランジスタＭ３５とＮチャネルＭＯＳトランジスタＭ３６を備え、トランジスタＭ３５のゲートにはHをINV22で反転した信号、トランジスタＭ３６のゲートにはLをINV21で反転した信号、ＰチャネルＭＯＳトランジスタＭ３２とＮチャネルＭＯＳトランジスタＭ３３のドレインの接続点が、ＰチャネルＭＯＳトランジスタＭ３５とＮチャネルＭＯＳトランジスタＭ３６のドレインの接続点に接続され出力される。
【００７６】
図１２は、本発明の別の実施例の積分器の構成を示す図である。図１２を参照すると、この実施例では、積分器１系統あたり、加算器を２個用意し、それぞれが正負の入力信号を加算し0,1,2の多値データを得る。
【００７７】
これにより得られる正、負加算器４１−１、４１−２の多値データ出力は、表３のようになる。
【００７８】
【表３】

【００７９】
次の表４は、この実施例における正比較器と負比較器の出力を一覧で示したものである。
【００８０】
加算結果の多値のデータ０、１、２の３値であるが、表４では、この出力を1と０の間の電圧に設定した１種類の基準電圧と比較することで、２つの比較器４２−１、４２−２より、２値のデータを得る。
【００８１】
【表４】

【００８２】
この比較器の出力と１ビット前に動作している積分器の出力を用いると、表５のようにデータを復元できる。
【００８３】
【表５】

【００８４】
図１３は、表５の判定表を実現するための復元器４４の構成の一例を示す図である。ソースが共通接続され、前積分器の相補の出力信号ＦＢ、ＦＴをゲートに入力とするＮチャネルＭＯＳトランジスタよりなる差動対トランジスタＭ４３、Ｍ４４と、差動対トランジスタＭ４３、Ｍ４４の能動負荷を構成するＰチャネルＭＯＳトランジスタＭ４１、Ｍ４２と、差動対トランジスタＭ４３、Ｍ４４の共通ソースにドレインが接続されゲートに正比較器の正出力ＴＴが接続されたＮチャネルＭＯＳトランジスタＭ４５と、トランジスタＭ４５のソースにドレインが接続されゲートに負比較器の正出力ＢＴが接続されたＮチャネルＭＯＳトランジスタＭ４６と、差動対トランジスタＭ４３、Ｍ４４のドレインにドレインが接続され、ソースが共通接続され、ゲートに正比較器の負出力ＴＢと負比較器の負出力ＢＢを入力とするＮチャネルＭＯＳトランジスタよりなる差動対トランジスタＭ４７、４８と、トランジスタＭ４６のソースと、差動対トランジスタＭ４７、４８の共通ソースにドレインが接続されソースがＮチャネルＭＯＳトランジスタよりなる定電流源トランジスタＭ４９のドレインに接続され、ＮチャネルＭＯＳトランジスタよりなる定電流源トランジスタＭ４９とトランジスタＭ５１はカレントミラー回路を構成し、トランジスタＭ５１のドレインと電源間にはゲートが接地されたＰチャネルＭＯＳトランジスタＭ５０が挿入されており、定電流源トランジスタＭ４９は、ＰチャネルＭＯＳトランジスタＭ５０のドレイン電流のミラー電流でトランジスタＭ４３、Ｍ４４、Ｍ４５、Ｍ４６、Ｍ４７、Ｍ４８を駆動する。
【００８５】
図１４は、本発明のさらに別の実施例の構成を示す図である。図１４を参照すると、１系列の積分器に対して、２つの復元器１４−１、１４−２を備え、各々の復元器１４−１、１４−２は前の積分器の出力が０または１であると仮定してデータの復元を行う。そして、実際に前の積分器の出力が確定した段階で選択器１７により、前の積分器の出力が０ならば０と仮定して得られた復元データを出力し、１ならば１と仮定して得られた復元データを出力する。
【００８６】
これにより、前の積分器の出力が確定してから自身の出力が確定するまでの時間を短くできる。
【００８７】
図１５は、本発明のさらに別の実施例の構成を示す図である。図１５を参照すると、この積分器では、１系列の積分器に対して、ｎ個の復元器１４₁〜１４_nを用意し、積分器の１回の加算動作ごとに、復元器を順番に切りかえる。これにより、１つの復元器がデータの復元に使用できる期間が、ｎ回の加算動作分の時間となるので、復元器のタイミングに余裕をもたせることが出来る。
【００８８】
図１６は、本発明のさらに別の実施例の構成を示す図である。図１６を参照すると、この実施例において、積分器は、入力２値データを多値に変換する２値→多値変換回路１８₁〜１８_nと、２値→多値変換回路１８₁〜１８_nの出力を増幅する信号増幅回路１９₁〜１９_nと、信号増幅回路１９₁〜１９_nの出力を入力とし２値データを出力する復元器１４を備えている。微小な入力信号に対して、データの復元を行う場合、図１６に示すように、最初に微小信号の段階で、多値データへの変換を行う。生成された多値データは、入力の２値データの半分以下の周波数成分しか持たないので、以降の増幅器１９₁〜１９_nとなどに必要な周波数帯域を狭くすることができる。
【００８９】
図17は本発明のさらに別の実施例の積分器の構成を示す図である。図１７を参照すると、この実施例において、積分器は、図4の積分器と同様に加算器・比較器・復元器等から構成されるn個のの副積分器２１₁〜２１_nと各副積分器の出力のうち１つを選択して出力する選択器２２を備えている。
【００９０】
図１８は本発明の図17の実施例における動作タイミングを示したものである。
【００９１】
図１８を参照すると、図17の積分器に入力されるクロックからn種類のタイミングを生成し、積分器のサンプル期間を1回毎に別の副積分器に割り当てる。この時、サンプル期間の割り当てられない他のn-1個の副積分器は入力データを保持および復元を行うホールド期間となっている。各々の副積分器の出力は選択器で1つのみが選択されて積分器の外部へ出力される。これにより各副積分器はサンプル時間よりも長いホールド期間を持つため、入力データの復元に長い時間を使えるようになり、タイミングに余裕ができる。
【００９２】
図１９は本発明のさらに別の実施例の積分器の構成を示す図である。図１９を参照すると、図１９の積分器も図17の積分器同様にn個の副積分器を持つが、各副積分器の出力をそのまま積分器の外部へ出力する。これにより1つの積分器が1:nのシリアル-パラレル変換を行うこととなり、積分器がm個あれば回路全体では1:n×mのシリアル-パラレル変換を行うことができる。
【００９３】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものではなく、特許請求の範囲の各請求項の範囲内で当業者であれば成し得るであろう各種変形、修正を含むことは勿論である。
【００９４】
【発明の効果】
以上説明したように、本発明によれば、入力の２値データをよりも低い周波数成分の多値データに変換することで、回路を構成するトランジスタの最高動作周波数を超える入力データを処理することができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するための図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明の一実施例における入力クロックの一例を示すタイミング図である。
【図４】本発明の一実施例の積分器の構成を示す図である。
【図５】本発明の一実施例の積分器の動作タイミングを示す図である。
【図６】本発明の一実施例の加算器の構成の一例を示す図である。
【図７】本発明の一実施例における可変容量の構成の一例を示す図である。
【図８】本発明の一実施例における加算器の動作波形の一例を示す図である。
【図９】本発明の一実施例における比較器の構成の一例を示す図である。
【図１０】本発明の一実施例における復元器の構成の一例を示す図である。
【図１１】本発明の一実施例における復元器の構成の他の例を示す図である。
【図１２】本発明の別の実施例の積分器の構成を示す図である。
【図１３】本発明の別の実施例の復元器の構成を示す図である。
【図１４】本発明の他の実施例の復元器の構成を示す図である。
【図１５】本発明の他の実施例の復元器の構成を示す図である。
【図１６】本発明の他の実施例の構成を示す図である。
【図１７】本発明の他の実施例の積分器の構成を示す図である。
【図１８】本発明の他の実施例の積分器の動作タイミングを示す図である。
【図１９】本発明の他の実施例の積分器の構成を示す図である。
【図２０】従来のシフトレジスタ型DEMUXの構成を示す図である。
【図２１】従来のツリー型DEMUXの構成を示す図である。
【図２２】従来のDEMUXの動作を説明するための図である。
【図２３】従来のオーバーサンプル式DEMUXの原理を説明するための図である。
【符号の説明】
１０ 積分器
１１ 加算器
１２ 比較器
１３ ラッチ１
１４ 復元器
１５ ラッチ２
１７ 選択器
１８ ２値−多値変換器
１９ 信号増幅器
２０ ８ビットレジスタ
３０ 副積分器
３１ 選択器
３２ 副積分器
４１ 加算器
４２ 比較器
４３ ラッチ１
４４ 復元器
４５ ラッチ２
４６ バッファ
５０ Ｄ型フリップフロップ
５１ ラッチ
６０ １：２デマルチプレクサ
ＩＮ，ＯＵＴ，ＲＥＦ，Ｎ，Ａ，Ｂ，ＣＨ，ＣＬ，Ｈ，Ｌ，Ｆ，Ｑ，ＦＴ，ＦＢ，ＢＴ，ＢＢ，ＱＴ，ＱＢ，ＤＴ，ＤＢ 回路中のノード
ＣＮＴ０〜ＣＮＴ７ 制御信号
ＣＬＫ０〜ＣＮＴ３ クロック信号
ＩＮＶ０〜ＩＮＶ７, ＩＮＶ１１〜ＩＮＶ１２,ＩＮＶ２１〜ＩＮＶ２２ インバータ
Ｍ１〜Ｍ５、Ｍ１１〜Ｍ１７、Ｍ２１〜Ｍ２９、Ｍ３１〜Ｍ３６、Ｍ４１〜Ｍ５１ ＭＯＳトランジスタ
ＭＣ０〜ＭＣ７ ＭＯＳキャパシタ

Claims (36)

1. 時系列で伝送される２値データを読み込み、内部で多値のデータを生成する積分器を複数備え、前記多値のデータより元の２値の時系列データを復元する、構成であり、
   複数の前記積分器が、互いのデータを参照することで、元の２値の時系列データを復元する、ことを特徴とする通信装置。
2. 請求項１記載の前記積分器内部で生成される前記多値のデータは、前記時系列で伝送される２値データよりも低い周波数であり、前記多値データより復元される２値の時系列データは複数の２値データが並列に復元されることで、前記時系列で伝送される２値データよりも低い周波数となる、ことを特徴とする通信装置。
3. 請求項１記載の通信装置において、
   前記積分器が、時系列で伝送される２値データを複数個読み込み、前記複数個の２値データに対応する多値データに変換する手段を備えたことを特徴とする通信装置。
4. 請求項３記載の通信装置において、
   前記複数個の２値データに対応する多値データに変換する手段が、時系列で伝送される２値データを１データ分ずつ加算して多値データとする、ことを特徴とする通信装置。
5. 請求項１記載の通信装置において、
   前記各積分器が、それぞれ前記時系列データの１データ分だけずれたタイミングで動作する、構成とされている、ことを特徴とする通信装置。
6. 請求項５記載の通信装置において、
   前記各積分器は、自身よりも、１入力データ分先に動作している積分器のデータを参照する、ことを特徴とする通信装置。
7. 請求項５記載の通信装置において、
   前記各積分器は、自身よりも１入力データ分先に動作している積分器によって復元される２値のデータを参照する、ことを特徴とする通信装置。
8. 請求項４記載の通信装置において、
   前記複数個の２値データに対応する多値データに変換する手段が、容量と電流スイッチを備え、前記２値データに応じて、前記電流スイッチをオン又はオフさせることで、前記容量に電荷を蓄積または放電させ、加算を行う加算器を備えたことを特徴とする通信装置。
9. 請求項８記載の通信装置において、
   前記時系列で入力される２値データの１データあたりの期間に対応して、前記容量の値を変化させる、ことを特徴とする通信装置。
10. 請求項９記載の通信装置において、
    前記容量が複数のＭＯＳＦＥＴのゲート電極を並列に接続することで構成されており、
    前記各ＭＯＳＦＥＴのチャネルを生成または消失させることで、全体の容量値を変化させる、ことを特徴とする通信装置。
11. 請求項８記載の通信装置において、
    前記電流スイッチに流れる電流を加算動作中に変動させ、加算の最初と最後に流れる電流の電流値は、加算の最初と最後の中間の加算期間の値よりも、少なくする、ことを特徴とする通信装置。
12. 請求項８記載の通信装置において、
    前記電荷を蓄積または放電させる第１の容量のつながるノードに電流スイッチを介して前記第１の容量よりも小さい第２の容量を接続し、前記第１の容量での加算動作が終了した時点で、前記電流スイッチを切断し、前記第２の容量にのみ電荷を保持させて、前記第１の容量は、放電もしくは充電を行って加算前の状態に戻し、
    前記第１の容量における次の加算動作開始時に、前記電流スイッチを接続して、前記第２の容量と大きい容量の電位を同じとする、ことを特徴とする通信装置。
13. 請求項４記載の通信装置において、
    前記２値データの加算に、前記各積分器あたり、２組の容量と電流スイッチを備え、
    前記２値データに応じて、前記２組の電流スイッチをそれぞれ逆極性にオン及びオフさせ、前記２組の容量に、電荷を蓄積または放電させることで加算を行う、ことを特徴とする通信装置。
14. 請求項１３記載の通信装置において、
    前記２組の容量に蓄えられた多値データに対し、前記多値データの最大値と、それより１段階小さい値の間、もしくは、前記多値データの最小値とそれよりも１段階大きい値の間のいずれか１種の基準電圧と、比較することで、２値のデータに復元する、ことを特徴とする通信装置。
15. 請求項５記載の通信装置において、
    前記各積分器の出力部に、前記各積分器の互いのタイミング差に応じたタイミングの遅延装置を備え、タイミングの調整を行う、ことを特徴とする通信装置。
16. 請求項５記載の通信装置において、
    前記各積分器の出力部に、前記各積分器の互いのタイミング差に応じたタイミングのラッチを備えたことを特徴とする通信装置。
17. 請求項６記載の通信装置において、
    前記各積分器は、自身よりも１入力データ分先に動作している積分器より復元される２値のデータを参照するにあたり、前記先に動作している積分器の出力の０または１に対応した２種の自身の復元データをあらかじめ作成しておき、
    前記先に動作している積分器の出力が確定した時点で、前記２種の自身の復元データのいずれかを選択手段で選択出力する、ことを特徴とする通信装置。
18. 請求項１記載の通信装置において、
    前記各積分器は、元のデータを復元する復元器を複数備え、
    前記復元器を、前記積分器の読み込み間隔分のタイミングだけずらせて、並列に動作させる、ことを特徴とする通信装置。
19. 請求項１記載の通信装置において、
    前記積分器は、時系列で伝送される微小信号を多値データに変換してから、前記多値データ信号の増幅を行う構成とされている、ことを特徴とする通信装置。
20. 前記積分器が、入力される２値データを複数ビット分加算する加算器と、
    前記加算器で加算した多値データを入力し基準電圧と比較することで複数個の2値データを生成する比較器と、前記比較器から出力される複数個の2値データと前の積分器の出力結果から積分器に入力された元の２値データを復元する復元器と、を備えていることを特徴とする請求項１記載の通信装置。
21. 入力される２値データを共通に入力とする第１乃至第Ｎの積分器を備え、
    前記第１乃至第Ｎの積分器は、互いに位相の異なる第１乃至第Ｎのクロックで駆動されるとともに、ｉ＋１番目の積分器は、前記積分器の前の積分器であるｉ番目の積分器の出力を参照し（ただし、ｉ＝Ｎの場合、Ｎ＋１番目は１番目となり、１番目の積分器はＮ番目の積分器の出力を参照する）、
    前記各積分器は、入力される２値データを複数ビット分加算する加算器と、
    前記加算器で加算した多値のデータを入力し基準電圧と比較することで複数個の2値のデータを生成する比較器と、
    前記比較器から出力される複数個の2値のデータと、前記前の積分器の出力結果とから積分器に入力された２値データを復元する復元器と、を備えている、ことを特徴とする通信装置。
22. 前記積分器が、前記復元器からの出力を入力しタイミングを調整して出力データとして出力するラッチ回路を備えている、ことを特徴とする請求項２１記載の通信装置。
23. 前記比較器から並列出力される複数ビットの2値データを前記積分器に入力されるクロックでラッチするラッチ回路群を備え、前記ラッチ回路群の出力が前記復元器に入力される、ことを特徴とする請求項２１又は２２記載の通信装置。
24. 前記積分器に供給されるクロックが、前記積分器の前の積分器に供給されるクロックよりも１ビットデータ分位相が遅れている、ことを特徴とする請求項２１乃至２３のいずれか一に記載の通信装置。
25. 前記入力される２値データを複数ビット分加算する加算器が、高位側電源と低位側電源との間に直列接続された第１導電型の第１のＭＯＳトランジスタと、第２導電型の第２のＭＯＳトランジスタと、第２導電型の第３のＭＯＳトランジスタとを備え、
    前記第１のＭＯＳトランジスタと前記第３のＭＯＳトランジスタのゲートには、前記積分器に供給されるクロックが入力され、前記第２のＭＯＳトランジスタのゲートには、入力２値データが入力され、
    前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのドレイン同士の接続点に一端が接続され、他端が前記複数個の２値データを生成する比較器に接続されているトランスファスイッチを備え、
    前記トランスファスイッチと前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのドレインとの接続点に一端が接続され、他端が前記低位側または高位側電源に接続された第１の容量を備え、
    前記トランスファスイッチと前記比較器の接続点に一端が接続され他端が前記低位側または高位側電源に接続された第２の容量を備え、
    前記第２の容量は、その容量値が前記第１の容量の容量値よりも小さい、ことを特徴とする請求項２０乃至２４のいずれか一に記載の通信装置。
26. 前記第１の容量が、制御信号でオン及びオフされるＭＯＳキャパシタを複数並列に備えて構成されている、ことを特徴とする請求項２５記載の通信装置。
27. 前記クロックをゲートに入力する前記第３のＭＯＳトランジスタがオンの状態のとき、前記トランスファスイッチがオン状態とされ、前記第３のＭＯＳトランジスタがオフの状態のとき、前記トランスファスイッチがオフ状態とされる、ことを特徴とする請求項２５記載の通信装置。
28. 前記積分器において、前記加算器が１ビットデータを２つ加算し、
    前記比較器は、前記加算器が加算した多値データを入力し、前記加算器の出力が低レベル基準値未満であるか否かを判定する第１の比較回路と、高レベル基準値以上であるか否かを判定する第２の比較回路を備え、前記第１及び第２の比較回路がそれぞれ１ビットづつ２値データを生成することを特徴とする請求項２０記載の通信装置。
29. 前記積分器には、１データに対して正極性と負極性の信号が入力され、正負の入力信号をそれぞれ加算する正加算器と負加算器を備え、
    前記比較器は、前記正加算器と前記負加算器それぞれに対して 1 つづつの比較回路を備え、
    前記各比較回路は、前記正加算器と前記負加算器で加算した値をそれぞれ入力し、共通の基準電圧と比較することで二つの2値データを生成する、ことを特徴とする請求項２０乃至２１のいずれか一に記載の通信装置。
30. 前記第１乃至第Ｎの積分器のうち、奇数番の積分器に含まれる元の２値データを復元する復元器と偶数番の積分器に含まれる復元器において、偶数ビットを復元する回路と、奇数ビットを復元する回路をそれぞれ別の回路で構成されている、ことを特徴とする請求項２１記載の通信装置。
31. 前記各積分器は、1 つ前の積分器の出力が値０と仮定して２値データを復元する第１の復元器と、
    1 つ前の積分器の出力が値１と仮定して２値データを復元する第２の復元器と、
    前記第１、第２の復元器の出力と、前記１つ前の積分器の出力を入力して、前記 1 つ前の積分器の出力が値０の場合には前記第１の復元器の出力を出力し、値１の場合には前記第２の復元器の出力を出力する選択器と、
    を備えている、ことを特徴とする請求項２１記載の通信装置。
32. 前記積分器が、入力される２値データを複数ビット分加算する加算器と、前記加算器で加算した多値データを入力し基準電圧と比較することで複数個の２値データを生成する比較器と、
    前記比較器の出力を入力し元の２値データに復元する第１乃至第Ｋ（ただし、Ｋは２以上の整数）の復元器と、
    を有し、
    前記加算器と前記比較器の１回目の加算動作ならびに比較動作で得られた比較結果は、前記第1の復元器に入力され、ｉ（だだし、ｉは２以上、Ｋ以下の整数）回目の比較結果は前記第ｉの復元器に入力され、ｉ＞Kではｉ/Kの剰余の番目の復元器に入力されるように前記復元器を順番に切り替えるスイッチ手段を備えた、ことを特徴とする請求項１に記載の通信装置。
33. 前記積分器が、電圧で０または１の値を表現する電源電圧よりも振幅の小さい２値データを入力し多値データに変換する回路と、前記変換された多値データの信号電圧の振幅を1倍よりも大きくする信号増幅回路と、前記信号増幅回路の出力を受け、元の２値データに復元する復元器と、を備えている、ことを特徴とする請求項２０乃至２１のいずれか一に記載の通信装置。
34. 請求項1の通信装置において、
    前記積分器は複数の副積分器から構成され、積分器の読み込みタイミング毎に副積分器を切り替えて動作させることを特徴とする通信装置。
35. 請求項３４の通信装置において、1回の積分器の読み込みタイミングにデータの読み込みを行う副積分器は1つのみとすることを特徴とする通信装置。
36. シリアルに入力される２値データをパラレル（Ｎビット）の２値データに変換するデマルチプレクサ回路を備え、
    前記デマルチプレクサ回路は、前記シリアルに入力される２値データを共通に入力とする第１乃至第Ｎの積分器を備え、前記第１乃至第Ｎの積分器の出力からＮビットのパラレル２値データが出力され、
    前記第１乃至第Ｎの積分器は、互いに位相の異なる第１乃至第Ｎのクロックで駆動されるとともに、ｉ＋１番目の積分器は、前記積分器の前の積分器であるｉ番目の積分器の出力を参照し（ただし、ｉ＝Ｎの場合、Ｎ＋１番目は１番目となり、１番目の積分器はＮ番目の積分器の出力を参照する）、
    前記各積分器は、入力される２値データを複数ビット分加算する加算器と、
    前記加算器で加算した多値のデータを入力し基準電圧と比較することで複数個の2値のデータを生成する比較器と、
    前記比較器から出力される前記2値データと前の積分器の出力結果から元の２値データを復元する復元器と、
    前記復元器からの出力を入力し、タイミングを調整して、２値データとして出力するラッチ回路と、を備えている、ことを特徴とする通信装置。

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