JPS59215118A - 非同期型直並列デ−タ変換装置 - Google Patents
非同期型直並列デ−タ変換装置Info
- Publication number
- JPS59215118A JPS59215118A JP8976483A JP8976483A JPS59215118A JP S59215118 A JPS59215118 A JP S59215118A JP 8976483 A JP8976483 A JP 8976483A JP 8976483 A JP8976483 A JP 8976483A JP S59215118 A JPS59215118 A JP S59215118A
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- JP
- Japan
- Prior art keywords
- data
- signal
- serial
- logic
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、テイシタル化された直列(シリアル)データ
を並列(パラレル)化して出力する非同期ノ〜p、 l
l’、+’、 41列データ変換装置に関するものであ
る。
を並列(パラレル)化して出力する非同期ノ〜p、 l
l’、+’、 41列データ変換装置に関するものであ
る。
・(従来技術と発明の荷置〉
i)f来のデータ変換装置ては、データ信号を取り込む
タイミンクを得るために同期クロック信号(独立のクロ
ックジェネレータ、またはシステムクロックから生成l
−る)を必要とする。例えば、直列(シリアル)人力デ
ータを8木の並列(パラレル)出力データに直す場合、
並列出力1組に対して、8個の同期クロックパルスを嬰
する。また従来のクロックパルスはデユーティ比が一定
であり、必らずしもデータ信号に対応したものではない
から、データ信号の変化とクロック信号とのタイミング
の違いにより、誤りを生じる可能性かある。つまりデー
タ信号は、一般に処理の過程で、クロック信号に対して
遅延を生じる。
タイミンクを得るために同期クロック信号(独立のクロ
ックジェネレータ、またはシステムクロックから生成l
−る)を必要とする。例えば、直列(シリアル)人力デ
ータを8木の並列(パラレル)出力データに直す場合、
並列出力1組に対して、8個の同期クロックパルスを嬰
する。また従来のクロックパルスはデユーティ比が一定
であり、必らずしもデータ信号に対応したものではない
から、データ信号の変化とクロック信号とのタイミング
の違いにより、誤りを生じる可能性かある。つまりデー
タ信号は、一般に処理の過程で、クロック信号に対して
遅延を生じる。
ところで、3値などの多値論理のデータ自体にある種の
制御情報をはさみこむことは容易である1、この制御情
報のデユーティ比は、クロックのように一定でなくても
よく、制御情報はデータ信号と基本的に同じ扱いをされ
る信号であるために、データ信号だけが著しく遅延を生
じることはない。
制御情報をはさみこむことは容易である1、この制御情
報のデユーティ比は、クロックのように一定でなくても
よく、制御情報はデータ信号と基本的に同じ扱いをされ
る信号であるために、データ信号だけが著しく遅延を生
じることはない。
〈発明の目的〉
本発明は、このような従来の欠点と多値論理の特性に鑑
みて、一般に2値論理で多く用いられる直並列データ変
換を、2値論理の原信号を一旦多値論理信号に変調”9
−ることによって、同期クロツりを全く必紮とせずに並
列出力できるようにしたものである。。
みて、一般に2値論理で多く用いられる直並列データ変
換を、2値論理の原信号を一旦多値論理信号に変調”9
−ることによって、同期クロツりを全く必紮とせずに並
列出力できるようにしたものである。。
〈実施例2
以ド:ヌ1而に従って本発明の一実施例を説明する。
第1図は本実施例の、慨略構成図で、多値論理変調部A
と直ζ1シ列データ変換部Bとからなる。多値論理変換
部Aの詳細は第2図に、直並列データ変換部Bの詳細は
第3図に示され、る。
と直ζ1シ列データ変換部Bとからなる。多値論理変換
部Aの詳細は第2図に、直並列データ変換部Bの詳細は
第3図に示され、る。
今、ここで多値論理は下表1のように3値論理とし、デ
ータ信号1..I2が°゛0″のときデータIT Q
+1、共に′1″のときデータIf l 11、それ以
外のl Q 11 、1T I II又は°l l 1
1 、11 Q +1のときjI N ;1″に対応さ
せ、制御信号としてはこの”N i jjt”′を使用
するものとする。
ータ信号1..I2が°゛0″のときデータIT Q
+1、共に′1″のときデータIf l 11、それ以
外のl Q 11 、1T I II又は°l l 1
1 、11 Q +1のときjI N ;1″に対応さ
せ、制御信号としてはこの”N i jjt”′を使用
するものとする。
シリアルに送られてくる2値論理のデータは、3値論理
に変調してデータとデータとの間に” N i 11
’″をはさみこむことによって、シリアルな信号の識別
を行なうことができる。It N i I T’のはさ
みこみは、例えば第4図のように、表1で示される3値
論理に対して、データ信号の11か1□の何れか一方を
逆転することで、簡単に実現することができる。なぜな
ら、データ110 IIまたは′1″の期間中はII
、12両方か同じ値IT OJlか°゛1″をとり、X
I N Ii 11期間中は別々の値をとるという性質
が利用できるからである。上記第2図はこのような信号
の変調回路例を示−9−ものである。
に変調してデータとデータとの間に” N i 11
’″をはさみこむことによって、シリアルな信号の識別
を行なうことができる。It N i I T’のはさ
みこみは、例えば第4図のように、表1で示される3値
論理に対して、データ信号の11か1□の何れか一方を
逆転することで、簡単に実現することができる。なぜな
ら、データ110 IIまたは′1″の期間中はII
、12両方か同じ値IT OJlか°゛1″をとり、X
I N Ii 11期間中は別々の値をとるという性質
が利用できるからである。上記第2図はこのような信号
の変調回路例を示−9−ものである。
第5図は第2図の要部信号波形例を示すタイムチャート
で、第5図を参照して第2図の回路構成及びその動作を
説明する1゜ 初期状態として、CPが原波形データSの設定された後
”High”になるものとする。また、遅延回路1.2
の出力り、、D2は各々II L 0WIIである。ま
ず、一般の2値論理に従う信号(原波形)Sが、Dフリ
ップフロップ3.4に入力される。
で、第5図を参照して第2図の回路構成及びその動作を
説明する1゜ 初期状態として、CPが原波形データSの設定された後
”High”になるものとする。また、遅延回路1.2
の出力り、、D2は各々II L 0WIIである。ま
ず、一般の2値論理に従う信号(原波形)Sが、Dフリ
ップフロップ3.4に入力される。
その出力はQl 、Q2としてそのまま送り出され、同
時に411他的ノアケート5の出力をI H1gh j
lにl−る。JjJl池的ノアゲート5の出力は遅延回
路1゜2に人力されるか、ここで各々の信号は別々の遅
延かかりられる。そして、アンドゲート6の出力CI’
か°’ H’i g b”になるまで、つまり長い方の
遅延I)2を信号か抜けるまで、I、、I2の出力はQ
、、Q2のまま保たれる4、 、 長い方の遅延D2を抜けて出力CPがゞ’High”イ
ンバータ7を介してCPか°’Low”になると、まず
Dフリップフロップ3.4の入力がラッチされ、次にD
フリップフロップ4の出力Q2がアント・オアケート8
に送出される。従って、I2の出力が°’ L o w
”′にかわり、排他的ノアゲート5の出力Cも’ L
o W ”に立ち下がる。次に排他的ノアケート5の出
力Cは遅延回路1.2に入力されるか、アンドケート6
の出力CPは、短い方の遅延り、後に変化し、” L
o w ”になる。CPが°’Low”己゛か°’ H
i g h ”ならば、アンド・オアゲート8の出力は
山ひ逆I耘し、I2はI HighIIになる。
時に411他的ノアケート5の出力をI H1gh j
lにl−る。JjJl池的ノアゲート5の出力は遅延回
路1゜2に人力されるか、ここで各々の信号は別々の遅
延かかりられる。そして、アンドゲート6の出力CI’
か°’ H’i g b”になるまで、つまり長い方の
遅延I)2を信号か抜けるまで、I、、I2の出力はQ
、、Q2のまま保たれる4、 、 長い方の遅延D2を抜けて出力CPがゞ’High”イ
ンバータ7を介してCPか°’Low”になると、まず
Dフリップフロップ3.4の入力がラッチされ、次にD
フリップフロップ4の出力Q2がアント・オアケート8
に送出される。従って、I2の出力が°’ L o w
”′にかわり、排他的ノアゲート5の出力Cも’ L
o W ”に立ち下がる。次に排他的ノアケート5の出
力Cは遅延回路1.2に入力されるか、アンドケート6
の出力CPは、短い方の遅延り、後に変化し、” L
o w ”になる。CPが°’Low”己゛か°’ H
i g h ”ならば、アンド・オアゲート8の出力は
山ひ逆I耘し、I2はI HighIIになる。
すなわち、I2の出力は遅延D1(厳密にはゲート遅延
子遅延1h)の期間だけ11の出力に対して反転し、°
゛N1N1ノ′″期間。
子遅延1h)の期間だけ11の出力に対して反転し、°
゛N1N1ノ′″期間。
以−りは、原波形Sか変化していない場合だったか、次
にDフリップフロップ3.4のへカラッチのときデータ
が’ L o w ”に変化している場合は、Dフリッ
プフロップ4の出力62の反転とCPの反転とが同時に
起こるため(厳密にはCI)の反転の方が先に起こる)
出力I2は立ち下がらず、そのまま”Hi g h”に
保たれる。I2は遅延D1時間分” Hi g h”′
に保たれ、次のcpの反転で”’Low’″に落ちる。
にDフリップフロップ3.4のへカラッチのときデータ
が’ L o w ”に変化している場合は、Dフリッ
プフロップ4の出力62の反転とCPの反転とが同時に
起こるため(厳密にはCI)の反転の方が先に起こる)
出力I2は立ち下がらず、そのまま”Hi g h”に
保たれる。I2は遅延D1時間分” Hi g h”′
に保たれ、次のcpの反転で”’Low’″に落ちる。
この期間が゛NiNミノ期間る。1
以F同様にして、データ信号と°’Niノ′′とが交互
に繰り返される。データ信号の期間はD2、” N i
12 ”の期間はDlによって規定される。
に繰り返される。データ信号の期間はD2、” N i
12 ”の期間はDlによって規定される。
(厳密にはどちらの遅延にもゲート遅延が含まれる。従
って、”Ni、、g”′信号の区間を短かくするために
、Dlをなくしゲート遅延のみとしてもよい。
って、”Ni、、g”′信号の区間を短かくするために
、Dlをなくしゲート遅延のみとしてもよい。
なぜなら、”Ni)″はエツジを検出できるだけの幅か
あれはよいからである。また、データ信号期間は、D2
を変えることにより任意に定めることかできる。遅延そ
のものは容量等の操作により調整できる。) みこまれる。
あれはよいからである。また、データ信号期間は、D2
を変えることにより任意に定めることかできる。遅延そ
のものは容量等の操作により調整できる。) みこまれる。
3値論理に変調されたデータ信号11,12は直を示す
タイムチャートである。
タイムチャートである。
カウンタ回路9は並列出力の幅を任意に設定するもので
、例えばダウンカウンタよりなる。図示において、初期
値は端子10により3ビツトで入力づ−るようにしてお
り、1〜8ビツトまでの任意の幅を設定することが可能
である。例えば、端子10を111として8ビツトに設
定しているものと−9−る。判定回路11はカウンタ回
路9のカウント内容を検出して0になったとき’Hig
h’″を出力する。
、例えばダウンカウンタよりなる。図示において、初期
値は端子10により3ビツトで入力づ−るようにしてお
り、1〜8ビツトまでの任意の幅を設定することが可能
である。例えば、端子10を111として8ビツトに設
定しているものと−9−る。判定回路11はカウンタ回
路9のカウント内容を検出して0になったとき’Hig
h’″を出力する。
データ信号1..12が直並列データ変換部Bに送られ
てきたとき、排他的オアゲート12は+N ; 、g+
+信号を識別し、ttNi j+ 11信号ならばシフ
トレジスタ13に加えられるCPをIIHi g h”
とする。CP容を1つシフトする。そして’ N l
、11 ”信号でないときは、排他的オアゲート12の
出力をインバータ13より反転して、カウンタ回路9の
カウントダウン端子に加えられ、初期入力された値から
1つカウントダウンする。
てきたとき、排他的オアゲート12は+N ; 、g+
+信号を識別し、ttNi j+ 11信号ならばシフ
トレジスタ13に加えられるCPをIIHi g h”
とする。CP容を1つシフトする。そして’ N l
、11 ”信号でないときは、排他的オアゲート12の
出力をインバータ13より反転して、カウンタ回路9の
カウントダウン端子に加えられ、初期入力された値から
1つカウントダウンする。
II N iノ″信号を8個識別して後カウント回路9
の内容がOになったとき、判定回路11の出力は(j
Hi gh ljとなりこれをパラレルラッチ14のC
Pに加える。パラレルラッチ14はCPか” Hi g
b”になったとき、シフトレジスタ13のデータ入力
は8ビツトのパラレル出力P1〜P8に変換される。
の内容がOになったとき、判定回路11の出力は(j
Hi gh ljとなりこれをパラレルラッチ14のC
Pに加える。パラレルラッチ14はCPか” Hi g
b”になったとき、シフトレジスタ13のデータ入力
は8ビツトのパラレル出力P1〜P8に変換される。
−j二記において、L(N ; i 11信号はデータ
信号と基本的1こ同い及いをされる信号であるため、デ
ータイ1;シシたりかハるしく遅延を生じることはなく
、また°゛N1〕′”(+−j’ ”’じの間隔(デコ
ーティ比)は、あくまでデータ(N弓−の区切りに対応
するものであるから、不定であってもよいこと明らかで
ある。
信号と基本的1こ同い及いをされる信号であるため、デ
ータイ1;シシたりかハるしく遅延を生じることはなく
、また°゛N1〕′”(+−j’ ”’じの間隔(デコ
ーティ比)は、あくまでデータ(N弓−の区切りに対応
するものであるから、不定であってもよいこと明らかで
ある。
〈発明の効果〉
す、上のようシこ本発明は、2値論理の原信号を多とぜ
4−に直並列にデータを変換できるものであり、クロッ
ク(+:i号とのずれによるデータ誤り率を低減した有
用な非同期型直並列変換装置が提供できる。
4−に直並列にデータを変換できるものであり、クロッ
ク(+:i号とのずれによるデータ誤り率を低減した有
用な非同期型直並列変換装置が提供できる。
第1図は本発明の一実施例を示す概略構成図、第2図は
第1図の多値論理変調部Aの詳細を示すブロックは1、
第3図は直並列データ変換部Bの詳細を示すフロック図
、第4図は°゛Ni〕′″のはさみ込みを説明するタイ
ムチャート、第5図は第2図の要部信号波形例を示すタ
イムチャート、第6図は第3図の要部信号波形例を示す
タイムチャートである。 A・・・多値論理変調部、 B・・・直並列データ変換
部、 1.2・・・遅延回路、 3.4・・・Dフリ
ップフロップ、 9・・・カウンタ回路、 13
・・・シフトレジスタ、 14・・・パラレルラッチ
。
第1図の多値論理変調部Aの詳細を示すブロックは1、
第3図は直並列データ変換部Bの詳細を示すフロック図
、第4図は°゛Ni〕′″のはさみ込みを説明するタイ
ムチャート、第5図は第2図の要部信号波形例を示すタ
イムチャート、第6図は第3図の要部信号波形例を示す
タイムチャートである。 A・・・多値論理変調部、 B・・・直並列データ変換
部、 1.2・・・遅延回路、 3.4・・・Dフリ
ップフロップ、 9・・・カウンタ回路、 13
・・・シフトレジスタ、 14・・・パラレルラッチ
。
Claims (1)
- 】 2値論j71j (2)原波形を多値論理の信号に
変調するとともに、2値論理に対応するデータ間に該対
応外の制御情報をはさみこむ手段と、上記制?1lll
I+’i報に応じ、上記多値論理、の信号を並列化し
て出力づる丁一段とを備えてなることを特徴とする。I
I Ii、iJ jtJl ノシ直並列データ変換装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8976483A JPS59215118A (ja) | 1983-05-20 | 1983-05-20 | 非同期型直並列デ−タ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8976483A JPS59215118A (ja) | 1983-05-20 | 1983-05-20 | 非同期型直並列デ−タ変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59215118A true JPS59215118A (ja) | 1984-12-05 |
JPH0566049B2 JPH0566049B2 (ja) | 1993-09-21 |
Family
ID=13979767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8976483A Granted JPS59215118A (ja) | 1983-05-20 | 1983-05-20 | 非同期型直並列デ−タ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59215118A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001029650A1 (en) * | 1999-10-20 | 2001-04-26 | Fujitsu Network Communications, Inc. | Multiple time domain serial-to-parallel converter |
US7408962B2 (en) | 2000-09-14 | 2008-08-05 | Nec Corporation | Demultiplexer apparatus and communication apparatus using the same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5389608A (en) * | 1977-01-18 | 1978-08-07 | Nec Corp | Multilevel code transmission system |
-
1983
- 1983-05-20 JP JP8976483A patent/JPS59215118A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5389608A (en) * | 1977-01-18 | 1978-08-07 | Nec Corp | Multilevel code transmission system |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001029650A1 (en) * | 1999-10-20 | 2001-04-26 | Fujitsu Network Communications, Inc. | Multiple time domain serial-to-parallel converter |
US7408962B2 (en) | 2000-09-14 | 2008-08-05 | Nec Corporation | Demultiplexer apparatus and communication apparatus using the same |
Also Published As
Publication number | Publication date |
---|---|
JPH0566049B2 (ja) | 1993-09-21 |
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