JPS59215118A - 非同期型直並列デ−タ変換装置 - Google Patents
非同期型直並列デ−タ変換装置Info
- Publication number
- JPS59215118A JPS59215118A JP8976483A JP8976483A JPS59215118A JP S59215118 A JPS59215118 A JP S59215118A JP 8976483 A JP8976483 A JP 8976483A JP 8976483 A JP8976483 A JP 8976483A JP S59215118 A JPS59215118 A JP S59215118A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- serial
- logic
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、テイシタル化された直列（シリアル）データ
を並列（パラレル）化して出力する非同期ノ〜ｐ、 ｌ
ｌ’、＋’、 ４１列データ変換装置に関するものであ
る。
を並列（パラレル）化して出力する非同期ノ〜ｐ、 ｌ
ｌ’、＋’、 ４１列データ変換装置に関するものであ
る。
・（従来技術と発明の荷置〉
ｉ）ｆ来のデータ変換装置ては、データ信号を取り込む
タイミンクを得るために同期クロック信号（独立のクロ
ックジェネレータ、またはシステムクロックから生成ｌ
−る）を必要とする。例えば、直列（シリアル）人力デ
ータを８木の並列（パラレル）出力データに直す場合、
並列出力１組に対して、８個の同期クロックパルスを嬰
する。また従来のクロックパルスはデユーティ比が一定
であり、必らずしもデータ信号に対応したものではない
から、データ信号の変化とクロック信号とのタイミング
の違いにより、誤りを生じる可能性かある。つまりデー
タ信号は、一般に処理の過程で、クロック信号に対して
遅延を生じる。
タイミンクを得るために同期クロック信号（独立のクロ
ックジェネレータ、またはシステムクロックから生成ｌ
−る）を必要とする。例えば、直列（シリアル）人力デ
ータを８木の並列（パラレル）出力データに直す場合、
並列出力１組に対して、８個の同期クロックパルスを嬰
する。また従来のクロックパルスはデユーティ比が一定
であり、必らずしもデータ信号に対応したものではない
から、データ信号の変化とクロック信号とのタイミング
の違いにより、誤りを生じる可能性かある。つまりデー
タ信号は、一般に処理の過程で、クロック信号に対して
遅延を生じる。
ところで、３値などの多値論理のデータ自体にある種の
制御情報をはさみこむことは容易である１、この制御情
報のデユーティ比は、クロックのように一定でなくても
よく、制御情報はデータ信号と基本的に同じ扱いをされ
る信号であるために、データ信号だけが著しく遅延を生
じることはない。
制御情報をはさみこむことは容易である１、この制御情
報のデユーティ比は、クロックのように一定でなくても
よく、制御情報はデータ信号と基本的に同じ扱いをされ
る信号であるために、データ信号だけが著しく遅延を生
じることはない。
〈発明の目的〉
本発明は、このような従来の欠点と多値論理の特性に鑑
みて、一般に２値論理で多く用いられる直並列データ変
換を、２値論理の原信号を一旦多値論理信号に変調”９
−ることによって、同期クロツりを全く必紮とせずに並
列出力できるようにしたものである。。
みて、一般に２値論理で多く用いられる直並列データ変
換を、２値論理の原信号を一旦多値論理信号に変調”９
−ることによって、同期クロツりを全く必紮とせずに並
列出力できるようにしたものである。。
〈実施例２
以ド：ヌ１而に従って本発明の一実施例を説明する。
第１図は本実施例の、慨略構成図で、多値論理変調部Ａ
と直ζ１シ列データ変換部Ｂとからなる。多値論理変換
部Ａの詳細は第２図に、直並列データ変換部Ｂの詳細は
第３図に示され、る。
と直ζ１シ列データ変換部Ｂとからなる。多値論理変換
部Ａの詳細は第２図に、直並列データ変換部Ｂの詳細は
第３図に示され、る。
今、ここで多値論理は下表１のように３値論理とし、デ
ータ信号１．．Ｉ２が°゛０″のときデータＩＴ Ｑ
＋１、共に′１″のときデータＩｆ ｌ １１、それ以
外のｌ Ｑ １１ 、１Ｔ Ｉ ＩＩ又は°ｌ ｌ １
１ 、１１ Ｑ ＋１のときｊＩ Ｎ ；１″に対応さ
せ、制御信号としてはこの”Ｎ ｉ ｊｊｔ”′を使用
するものとする。
ータ信号１．．Ｉ２が°゛０″のときデータＩＴ Ｑ
＋１、共に′１″のときデータＩｆ ｌ １１、それ以
外のｌ Ｑ １１ 、１Ｔ Ｉ ＩＩ又は°ｌ ｌ １
１ 、１１ Ｑ ＋１のときｊＩ Ｎ ；１″に対応さ
せ、制御信号としてはこの”Ｎ ｉ ｊｊｔ”′を使用
するものとする。
シリアルに送られてくる２値論理のデータは、３値論理
に変調してデータとデータとの間に” Ｎ ｉ １１
’″をはさみこむことによって、シリアルな信号の識別
を行なうことができる。Ｉｔ Ｎ ｉ Ｉ Ｔ’のはさ
みこみは、例えば第４図のように、表１で示される３値
論理に対して、データ信号の１１か１□の何れか一方を
逆転することで、簡単に実現することができる。なぜな
ら、データ１１０ ＩＩまたは′１″の期間中はＩＩ
、１２両方か同じ値ＩＴ ＯＪｌか°゛１″をとり、Ｘ
Ｉ Ｎ Ｉｉ １１期間中は別々の値をとるという性質
が利用できるからである。上記第２図はこのような信号
の変調回路例を示−９−ものである。
に変調してデータとデータとの間に” Ｎ ｉ １１
’″をはさみこむことによって、シリアルな信号の識別
を行なうことができる。Ｉｔ Ｎ ｉ Ｉ Ｔ’のはさ
みこみは、例えば第４図のように、表１で示される３値
論理に対して、データ信号の１１か１□の何れか一方を
逆転することで、簡単に実現することができる。なぜな
ら、データ１１０ ＩＩまたは′１″の期間中はＩＩ
、１２両方か同じ値ＩＴ ＯＪｌか°゛１″をとり、Ｘ
Ｉ Ｎ Ｉｉ １１期間中は別々の値をとるという性質
が利用できるからである。上記第２図はこのような信号
の変調回路例を示−９−ものである。
第５図は第２図の要部信号波形例を示すタイムチャート
で、第５図を参照して第２図の回路構成及びその動作を
説明する１゜ 初期状態として、ＣＰが原波形データＳの設定された後
”Ｈｉｇｈ”になるものとする。また、遅延回路１．２
の出力り、、Ｄ２は各々ＩＩ Ｌ ０ＷＩＩである。ま
ず、一般の２値論理に従う信号（原波形）Ｓが、Ｄフリ
ップフロップ３．４に入力される。
で、第５図を参照して第２図の回路構成及びその動作を
説明する１゜ 初期状態として、ＣＰが原波形データＳの設定された後
”Ｈｉｇｈ”になるものとする。また、遅延回路１．２
の出力り、、Ｄ２は各々ＩＩ Ｌ ０ＷＩＩである。ま
ず、一般の２値論理に従う信号（原波形）Ｓが、Ｄフリ
ップフロップ３．４に入力される。
その出力はＱｌ 、Ｑ２としてそのまま送り出され、同
時に４１１他的ノアケート５の出力をＩ Ｈ１ｇｈ ｊ
ｌにｌ−る。ＪｊＪｌ池的ノアゲート５の出力は遅延回
路１゜２に人力されるか、ここで各々の信号は別々の遅
延かかりられる。そして、アンドゲート６の出力ＣＩ’
か°’ Ｈ’ｉ ｇ ｂ”になるまで、つまり長い方の
遅延Ｉ）２を信号か抜けるまで、Ｉ、、Ｉ２の出力はＱ
、、Ｑ２のまま保たれる４、 、 長い方の遅延Ｄ２を抜けて出力ＣＰがゞ’Ｈｉｇｈ”イ
ンバータ７を介してＣＰか°’Ｌｏｗ”になると、まず
Ｄフリップフロップ３．４の入力がラッチされ、次にＤ
フリップフロップ４の出力Ｑ２がアント・オアケート８
に送出される。従って、Ｉ２の出力が°’ Ｌ ｏ ｗ
”′にかわり、排他的ノアゲート５の出力Ｃも’ Ｌ
ｏ Ｗ ”に立ち下がる。次に排他的ノアケート５の出
力Ｃは遅延回路１．２に入力されるか、アンドケート６
の出力ＣＰは、短い方の遅延り、後に変化し、” Ｌ
ｏ ｗ ”になる。ＣＰが°’Ｌｏｗ”己゛か°’ Ｈ
ｉ ｇ ｈ ”ならば、アンド・オアゲート８の出力は
山ひ逆Ｉ耘し、Ｉ２はＩ ＨｉｇｈＩＩになる。
時に４１１他的ノアケート５の出力をＩ Ｈ１ｇｈ ｊ
ｌにｌ−る。ＪｊＪｌ池的ノアゲート５の出力は遅延回
路１゜２に人力されるか、ここで各々の信号は別々の遅
延かかりられる。そして、アンドゲート６の出力ＣＩ’
か°’ Ｈ’ｉ ｇ ｂ”になるまで、つまり長い方の
遅延Ｉ）２を信号か抜けるまで、Ｉ、、Ｉ２の出力はＱ
、、Ｑ２のまま保たれる４、 、 長い方の遅延Ｄ２を抜けて出力ＣＰがゞ’Ｈｉｇｈ”イ
ンバータ７を介してＣＰか°’Ｌｏｗ”になると、まず
Ｄフリップフロップ３．４の入力がラッチされ、次にＤ
フリップフロップ４の出力Ｑ２がアント・オアケート８
に送出される。従って、Ｉ２の出力が°’ Ｌ ｏ ｗ
”′にかわり、排他的ノアゲート５の出力Ｃも’ Ｌ
ｏ Ｗ ”に立ち下がる。次に排他的ノアケート５の出
力Ｃは遅延回路１．２に入力されるか、アンドケート６
の出力ＣＰは、短い方の遅延り、後に変化し、” Ｌ
ｏ ｗ ”になる。ＣＰが°’Ｌｏｗ”己゛か°’ Ｈ
ｉ ｇ ｈ ”ならば、アンド・オアゲート８の出力は
山ひ逆Ｉ耘し、Ｉ２はＩ ＨｉｇｈＩＩになる。
すなわち、Ｉ２の出力は遅延Ｄ１（厳密にはゲート遅延
子遅延１ｈ）の期間だけ１１の出力に対して反転し、°
゛Ｎ１Ｎ１ノ′″期間。
子遅延１ｈ）の期間だけ１１の出力に対して反転し、°
゛Ｎ１Ｎ１ノ′″期間。
以−りは、原波形Ｓか変化していない場合だったか、次
にＤフリップフロップ３．４のへカラッチのときデータ
が’ Ｌ ｏ ｗ ”に変化している場合は、Ｄフリッ
プフロップ４の出力６２の反転とＣＰの反転とが同時に
起こるため（厳密にはＣＩ）の反転の方が先に起こる）
出力Ｉ２は立ち下がらず、そのまま”Ｈｉ ｇ ｈ”に
保たれる。Ｉ２は遅延Ｄ１時間分” Ｈｉ ｇ ｈ”′
に保たれ、次のｃｐの反転で”’Ｌｏｗ’″に落ちる。
にＤフリップフロップ３．４のへカラッチのときデータ
が’ Ｌ ｏ ｗ ”に変化している場合は、Ｄフリッ
プフロップ４の出力６２の反転とＣＰの反転とが同時に
起こるため（厳密にはＣＩ）の反転の方が先に起こる）
出力Ｉ２は立ち下がらず、そのまま”Ｈｉ ｇ ｈ”に
保たれる。Ｉ２は遅延Ｄ１時間分” Ｈｉ ｇ ｈ”′
に保たれ、次のｃｐの反転で”’Ｌｏｗ’″に落ちる。
この期間が゛ＮｉＮミノ期間る。１
以Ｆ同様にして、データ信号と°’Ｎｉノ′′とが交互
に繰り返される。データ信号の期間はＤ２、” Ｎ ｉ
１２ ”の期間はＤｌによって規定される。
に繰り返される。データ信号の期間はＤ２、” Ｎ ｉ
１２ ”の期間はＤｌによって規定される。
（厳密にはどちらの遅延にもゲート遅延が含まれる。従
って、”Ｎｉ、、ｇ”′信号の区間を短かくするために
、Ｄｌをなくしゲート遅延のみとしてもよい。
って、”Ｎｉ、、ｇ”′信号の区間を短かくするために
、Ｄｌをなくしゲート遅延のみとしてもよい。
なぜなら、”Ｎｉ）″はエツジを検出できるだけの幅か
あれはよいからである。また、データ信号期間は、Ｄ２
を変えることにより任意に定めることかできる。遅延そ
のものは容量等の操作により調整できる。） みこまれる。
あれはよいからである。また、データ信号期間は、Ｄ２
を変えることにより任意に定めることかできる。遅延そ
のものは容量等の操作により調整できる。） みこまれる。
３値論理に変調されたデータ信号１１，１２は直を示す
タイムチャートである。
タイムチャートである。
カウンタ回路９は並列出力の幅を任意に設定するもので
、例えばダウンカウンタよりなる。図示において、初期
値は端子１０により３ビツトで入力づ−るようにしてお
り、１〜８ビツトまでの任意の幅を設定することが可能
である。例えば、端子１０を１１１として８ビツトに設
定しているものと−９−る。判定回路１１はカウンタ回
路９のカウント内容を検出して０になったとき’Ｈｉｇ
ｈ’″を出力する。
、例えばダウンカウンタよりなる。図示において、初期
値は端子１０により３ビツトで入力づ−るようにしてお
り、１〜８ビツトまでの任意の幅を設定することが可能
である。例えば、端子１０を１１１として８ビツトに設
定しているものと−９−る。判定回路１１はカウンタ回
路９のカウント内容を検出して０になったとき’Ｈｉｇ
ｈ’″を出力する。
データ信号１．．１２が直並列データ変換部Ｂに送られ
てきたとき、排他的オアゲート１２は＋Ｎ ； 、ｇ＋
＋信号を識別し、ｔｔＮｉ ｊ＋ １１信号ならばシフ
トレジスタ１３に加えられるＣＰをＩＩＨｉ ｇ ｈ”
とする。ＣＰ容を１つシフトする。そして’ Ｎ ｌ
、１１ ”信号でないときは、排他的オアゲート１２の
出力をインバータ１３より反転して、カウンタ回路９の
カウントダウン端子に加えられ、初期入力された値から
１つカウントダウンする。
てきたとき、排他的オアゲート１２は＋Ｎ ； 、ｇ＋
＋信号を識別し、ｔｔＮｉ ｊ＋ １１信号ならばシフ
トレジスタ１３に加えられるＣＰをＩＩＨｉ ｇ ｈ”
とする。ＣＰ容を１つシフトする。そして’ Ｎ ｌ
、１１ ”信号でないときは、排他的オアゲート１２の
出力をインバータ１３より反転して、カウンタ回路９の
カウントダウン端子に加えられ、初期入力された値から
１つカウントダウンする。
ＩＩ Ｎ ｉノ″信号を８個識別して後カウント回路９
の内容がＯになったとき、判定回路１１の出力は（ｊ
Ｈｉ ｇｈ ｌｊとなりこれをパラレルラッチ１４のＣ
Ｐに加える。パラレルラッチ１４はＣＰか” Ｈｉ ｇ
ｂ”になったとき、シフトレジスタ１３のデータ入力
は８ビツトのパラレル出力Ｐ１〜Ｐ８に変換される。
の内容がＯになったとき、判定回路１１の出力は（ｊ
Ｈｉ ｇｈ ｌｊとなりこれをパラレルラッチ１４のＣ
Ｐに加える。パラレルラッチ１４はＣＰか” Ｈｉ ｇ
ｂ”になったとき、シフトレジスタ１３のデータ入力
は８ビツトのパラレル出力Ｐ１〜Ｐ８に変換される。
−ｊ二記において、Ｌ（Ｎ ； ｉ １１信号はデータ
信号と基本的１こ同い及いをされる信号であるため、デ
ータイ１；シシたりかハるしく遅延を生じることはなく
、また°゛Ｎ１〕′”（＋−ｊ’ ”’じの間隔（デコ
ーティ比）は、あくまでデータ（Ｎ弓−の区切りに対応
するものであるから、不定であってもよいこと明らかで
ある。
信号と基本的１こ同い及いをされる信号であるため、デ
ータイ１；シシたりかハるしく遅延を生じることはなく
、また°゛Ｎ１〕′”（＋−ｊ’ ”’じの間隔（デコ
ーティ比）は、あくまでデータ（Ｎ弓−の区切りに対応
するものであるから、不定であってもよいこと明らかで
ある。
〈発明の効果〉
す、上のようシこ本発明は、２値論理の原信号を多とぜ
４−に直並列にデータを変換できるものであり、クロッ
ク（＋：ｉ号とのずれによるデータ誤り率を低減した有
用な非同期型直並列変換装置が提供できる。
４−に直並列にデータを変換できるものであり、クロッ
ク（＋：ｉ号とのずれによるデータ誤り率を低減した有
用な非同期型直並列変換装置が提供できる。
第１図は本発明の一実施例を示す概略構成図、第２図は
第１図の多値論理変調部Ａの詳細を示すブロックは１、
第３図は直並列データ変換部Ｂの詳細を示すフロック図
、第４図は°゛Ｎｉ〕′″のはさみ込みを説明するタイ
ムチャート、第５図は第２図の要部信号波形例を示すタ
イムチャート、第６図は第３図の要部信号波形例を示す
タイムチャートである。 Ａ・・・多値論理変調部、 Ｂ・・・直並列データ変換
部、 １．２・・・遅延回路、 ３．４・・・Ｄフリ
ップフロップ、 ９・・・カウンタ回路、 １３
・・・シフトレジスタ、 １４・・・パラレルラッチ
。
第１図の多値論理変調部Ａの詳細を示すブロックは１、
第３図は直並列データ変換部Ｂの詳細を示すフロック図
、第４図は°゛Ｎｉ〕′″のはさみ込みを説明するタイ
ムチャート、第５図は第２図の要部信号波形例を示すタ
イムチャート、第６図は第３図の要部信号波形例を示す
タイムチャートである。 Ａ・・・多値論理変調部、 Ｂ・・・直並列データ変換
部、 １．２・・・遅延回路、 ３．４・・・Ｄフリ
ップフロップ、 ９・・・カウンタ回路、 １３
・・・シフトレジスタ、 １４・・・パラレルラッチ
。
Claims (1)
- 】 ２値論ｊ７１ｊ （２）原波形を多値論理の信号に
変調するとともに、２値論理に対応するデータ間に該対
応外の制御情報をはさみこむ手段と、上記制？１ｌｌｌ
Ｉ＋’ｉ報に応じ、上記多値論理、の信号を並列化し
て出力づる丁一段とを備えてなることを特徴とする。Ｉ
Ｉ Ｉｉ、ｉＪ ｊｔＪｌ ノシ直並列データ変換装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8976483A JPS59215118A (ja) | 1983-05-20 | 1983-05-20 | 非同期型直並列デ−タ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8976483A JPS59215118A (ja) | 1983-05-20 | 1983-05-20 | 非同期型直並列デ−タ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59215118A true JPS59215118A (ja) | 1984-12-05 |
| JPH0566049B2 JPH0566049B2 (ja) | 1993-09-21 |
Family
ID=13979767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8976483A Granted JPS59215118A (ja) | 1983-05-20 | 1983-05-20 | 非同期型直並列デ−タ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029650A1 (en) * | 1999-10-20 | 2001-04-26 | Fujitsu Network Communications, Inc. | Multiple time domain serial-to-parallel converter |
| US7408962B2 (en) | 2000-09-14 | 2008-08-05 | Nec Corporation | Demultiplexer apparatus and communication apparatus using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389608A (en) * | 1977-01-18 | 1978-08-07 | Nec Corp | Multilevel code transmission system |
-
1983
- 1983-05-20 JP JP8976483A patent/JPS59215118A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389608A (en) * | 1977-01-18 | 1978-08-07 | Nec Corp | Multilevel code transmission system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029650A1 (en) * | 1999-10-20 | 2001-04-26 | Fujitsu Network Communications, Inc. | Multiple time domain serial-to-parallel converter |
| US7408962B2 (en) | 2000-09-14 | 2008-08-05 | Nec Corporation | Demultiplexer apparatus and communication apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0566049B2 (ja) | 1993-09-21 |
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