JPH04152728A - フォーマット変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 マルチ・フレームの各フレームに分散したフォーマット
のデータを集中フォーマットのデータに変換し、或いは
逆に集中フォーマットのデータからマルチ・フレームの
各フレームに分散したフォーマットのデータに変換する
回路に関し、データのフォーマット変換の遅延時間をで
きるだけ短くしたフォーマット変換回路を実現すること
を目的とし、 分散フォーマ７ト・データ→集中フォーマット・データ
の変換においては、１つのマルチ・フレームの周期にお
いてメモリに分散データを一つづつ書き込んでおき、そ
のマルチ・フレームの周期の後半のイネーブル期間にお
いてメモリから分散データを選択して読み出すことによ
り集中データを出力するように構成し、また、集中フォ
ーマ。

ト・データ→分散フォーマット・データの変換では、１
つのマルチ・フレームの周期の前半のイネプル期間中に
集中データをメモリに一つづつ書き込んで行き、そのマ
ルチ・フレームが開始したときから１つのフレーム周期
分遅れて各フレームに分散した形でデータを選択して読
み出すことにより分散データを出力するように構成する
。

〔産業上の利用分野］ 本発明は、フォーマット変換回路に関し、特にマルチ・
フレームの各フレームに分散したフォーマットのデータ
を集中フォーマットのデータに変換し、或いは逆に集中
フォーマットのデータからマルチ・フレームの各フレー
ムに分散したフォーマ・ントのデータに変換する回路に
関するものであ第６図は、データ端末、ファクシミリ（
ＦＡＸ）、構内交換Ｉ！（ＰＢＫ）　、映像端末等の各
種の端末を高速ディジクル専用回線（６４ｋｂｐｓ　〜
６．３１２Ｍｂｐｓ）に接続して音声・データ等の各種
の信号を効率良く多重化するマルチメディア多重化装置
？ＩＴＤＭが示されており、このマルチメディア多重化
装置は、高速ディジタル専用回線との伝送路インタフェ
ース部ＩＦと、各種端末からの信号又は各種端末への信
号を変換する信号変換部ＳＣと、これら信号変換部ＳＣ
と伝送路インタフェース部ＩＰとの多重化・分散を行う
回線設定部ＬＳ部とで構成されている。

このようなマルチメディアの各端末は、その種類により
速度が異なるので、速度の速い音声端末等は分散フォー
マットを使用し、また速度の遅いデータ端末等は集中フ
ォーマットを使用する。

従って、マルチメディア多重化装置ＭＴＤ−では、信号
変換部ＳＣにおいて、高速デインタル専用回線一端末間
にデータ送出するために、分散−集中フォーマット間で
の変換が必要になる。

〔従来の技術〕

第７図は、上記のフォーマット変換回路の内の分散→集
中フォーマット変換を行う回路が示されており、ＤＡＴ
ＡＩは分散フォーマットの入力データ、ＥＮＩはフレー
ムパルスＦＰ（第８図参照）に同期し且つ分散データＤ
ＡＴＡ１のデータ位置に対応したパルス幅を有する第１
のイネーブル信号、ＭＦＰは８つのフレームから成るマ
ルチ・フレームパルス、ＥＮ２はマルチ・フレームの周
期に対応した第２のイネーブル信号、ＣＬＫは基本クロ
ックをそれぞれ示し、７１は分散フォーマット・データ
ＤＡＴＡＩを入力端子ＳＤで受けるシフトレジスタ、７
２はシフトレジスタ７１の出力Ｑ１〜Ｑ３２をマルチ・
フレームパルスＭＦＰによりラッチするランチ回路、７
３はイネーブル信号ＥＮＩと基本クロックＣＬＫとのＡ
ＮＤゲート、７４はマルチ・フレームパルスＭＦＰとイ
ネーブル信号ＥＮ２と基本クロンクＣＬＫとにより並列
５ビツトのカウント値Ｑ１〜Ｑ５を出力するカウンタ、
７５はカウンタ７４のカウント値により並列３２ビツト
のデータに変換するデコーダ、そして、７６は、ラッチ
回路７２のラッチ出力ＩＱ〜３２Ｑをデコーダ７５の並
列３２ビ７ト出力により順次選択して集中フォーマット
のデコーダＤＡＴＡ２を出力するセレクタである。

第８図は、上記の従来例の動作を示したタイムチャート
であり、シフトレジスタ７１への分散データＤＡＴＡＩ
は、ＡＮＤゲート７３によりイネーブル信号ＥＮＩのパ
ルス幅期間（半周期）のみシフトレジスタ７３の端子Ｃ
Ｋに与えられる基本クロックＣＬＫにより順次１データ
づつシフトされて図示のような出力Ｑ１〜Ｑ３２がラッ
チ回路７２に与えられてマルチ・フレームパルスＭＦＰ
に合ったタイミングでランチされる。

一方、カウンタ７４では、マルチ・フレームパルスＭＦ
Ｐによるマルチ・フレームの周期毎にイネーブル信号Ｅ
Ｎ２のパルス幅期間中、基本クロックＣＬＫをカウント
して並列５ビツトのカウント出力Ｑ１〜Ｑ５を出力する
。

カウンタ７４のカウント値が５ビツトであることにより
デコーダ７５は２’＝３２個の出力を発生してセレクタ
７６に与え、セレクタ７６ではラッチ回路７２の出力ｌ
Ｑ〜３２Ｑの出力を順次選択して図示のような集中フォ
ーマ、トのデータＤＡＴＡ２が出力されることになる。

〔発明が解決しようとする課題〕

このように、従来のフォーマット変換回路においては、
分散フォーマット・データＤＡＴＡ１を−Ｈシフトレジ
スタ７１で並列データに展開することにより集中フォー
マット・データＤＡＴＡ２に変換していたので、変換に
よる遅延時間が少なくとも１マルチ・フレーム分を必要
とし、伝送遅延が生しるという問題点があった。

また、この問題は、集中→分散フォーマットの変換につ
いても全く同様にして存在する。

従って、本発明は、データのフォーマット変換の遅延時
間をできるだけ短くしたフォーマット変換回路を実現す
ることを目的とする。

〔課題を解決するための手段〕

（１）上記の目的を達成するため、本発明に係るフォー
マット変換回路は、第１図（ａ）に原理的に示すように
、分散フォーマット・データから集中フォーマット・デ
ータに変換するフォーマット変換回路において、マルチ
・フレームの各フレームに分散したフォーマットのデー
タ位置に対応したイネーブル期間を有しフレームパルス
に同期した第１のイネーブル信号ＥＮＩの該イネーブル
期間のみにおいて第２のイネーブル信号ＥＮ２による該
マルチ・フレームの周期で基本クロックＣＬＫをカウン
トして並列ｎ（ｎはｎ＞１の整数）ビット・カウント値
を出力する書込カウンタ１と、該書込カウンタ１の並列
ｎビット・カウント値を、該第２のイネーブル信号ＥＮ
２による該マルチ・フレーム周期中、該第１のイネーブ
ル信号ＥＮＩの各イネーブル期間毎にデコードして行き
該マルチ・フレームのデータを構成するｍ（ｍはｍ＞１
の整数）ビットの並列出力に変換する書込デコーダ２と
、該第２のイネーブル信号ＥＮ２の後半イネーブル期間
中核基本クロックＣＬＫをカウントして並列ｎビットの
カウント値を出力する読出カウンタ３と、該読出カウン
タ３の並列ｎビット・カウント値を該第２のイネーブル
信号ＥＮ２の後半イネーブル期間中ｍビットの並列出力
に変換する読出デコーダ４と、該書込デコーダ２の並列
ｍビット出力により該分散フォーマットのｍビット・デ
ータＤＡＴＡＩの各々を該基本クロックＣＬＫにより書
き込んだ後、咳書き込んだｍビット・データを該読出デ
コーダ４の並列ｍビット出力により集中フォーマットの
データＤＡＴＡ２として読み出すメモリ５とを備えてい
る。

（２）また、本発明では、第１図働）に原理的に示すよ
うに、集中フォーマット・データから分散フォーマット
・データにフォーマット変換する回路において、集中フ
ォーマットのデータが分散されたマルチ・フレームの周
期を規定する第２のイネーブル信号ＥＮ２の前半イネー
ブル期間中基本クロックＣＬＫをカウントして並列ｎ（
ｎはｎ＞１の整数）ビットのカウント値を出力する書込
力うンタ６と、該読出カウンタ６の並列ｎビット・カウ
ント値を該第２のイネーブル信号ＥＮ２の前半イネーブ
ル期間中核集中フォーマットのデータを構成するｍ（ｍ
はｍ＞１の整数）ビットの並列出力に変換する書込デコ
ーダ７と、該第２のイネーブル信号ＥＮ２による該マル
チ・フレームの周期で各フレームのデータ位置に対応し
たイネーブル期間を有しフレームパルスに同期した第１
のイネーブル信号ＥＮＩを１周期遅らせた形で該イネー
ブル期間のみにおいて該基本クロックＣＬＫをカウント
して並列ｎビット・カウント値を出力する読出カウンタ
８と、該読出カウンタ８の並列ｎビット・カウント値を
該第１のイネーブル信号ＥＮ１のイネーブル期間毎にデ
コードして行きｍビットの並列出力に変換する読出デコ
ーダ９と、謹書込デコーダ７の並列ｍビット出力により
該集中フォーマットのｍビット・データＤＡＴＡ３の各
々を該基本クロックＣＬＫにより書き込んだ後、該書き
込んだｍビット・データを該読出デコーダ９の並列ｍビ
ット出力により該マルチ・フレームにおける分散フォー
マットのデータＤＡＴＡ４として読み出すメモリ１０と
を備えている。

［作　　　用］ （］）第１図（ａ）に示したフォーマット変換回路の分
散→集中変換動作を第２図のタイムチャートを参照して
説明する。尚、以下の説明では、分かり易くするため、
第１図に示したｎ及びｍをそれぞれ従来例と同様に「５
」及び「３２」とする。

まず、書込カウンタ１では、分散データＤＡＴＡＩのデ
ータ位置に対応したイネーブル期間、即ちパルス幅（図
示では４ビツト）を有しフレームパルスＦＰに同期した
第１のイネーブル信号ＥＮ１の該イネーブル期間毎に、
第２のイネーブル信号ＥＮ２によるマルチ・フレームの
周期中、基本クロックＣＬＫによりカウントする。この
結果、カウンタｌからは並列ｎ＝５ビツトのカウント値
が分散データＤＡＴＡＩのデータ数として出力される。

このカウント値が書込デコーダ２に送られると、第１の
イネーブル信号ＥＮＩの各イヌ−プル期間において（４
ビツトづつ）デコーダされて行き、最終的に第２のイネ
ーブル信号ＥＮ２によって規定されたマルチ・フレーム
周期ではｎ−５ビツトに対応したｍ−２’　＝３２ビッ
トの並列出力にデコードされる。このｍビットは分散デ
ータＤＡＴＡｔが１つのマルチ・フレーム全体で得られ
るビット数に相当する。

また、読出カウンタ３では、第２のイネーブル信号ＥＮ
２のマルチ・フレーム周期における後半周期のイネーブ
ル期間中において基本クロックＣＬＫをカウントして並
列ｎ＝５ビットの並列カウント値を出力する。

そして、この並列カウンタ値は読出デコーダ４により、
第２のイネーブル信号ＥＮ２の後半のイネーブル期間中
においてｍ−３２ビットの並列出力にデコードされる。

一方、マルチ・フレームに渡ってｍビットで構成された
分散フォーマット・データＤＡＴＡＩは書込デコーダ２
の並列ｍビット出力に基づいて一つづつ基本クロックＣ
ＬＫによりメモリ５に書き込まれ、この書き込んだｍビ
ット・データを読出デコーダ４の並列ｍビット出力によ
り読み出すことにより集中フォーマットのデータＤＡＴ
Ａ２が得られることとなる。

これにより、マルチ・フレームの周期を有する第２のイ
ネーブル信号ＥＮ２の後半周期において、即ち少なくと
も１マルチ・フレーム以内において集中フォーマットの
データＤＡＴＡ２を出力することができ、変換遅延を短
くすることができる。

（２）次に第１図山）に示した本発明によるフォーマッ
ト変換回路の集中→分散変換動作を第３図のタイムチャ
ートを参照して説明する。

この場合には、イネーブル信号ＥＮＩとＥＮ２とが、分
散→集中の動作（第２図）と丁度逆になっており、書込
カウンタ６にはイネーブル信号ＥＮ２が、読出カウンタ
８にはイネーブル信号ＥＮ１とＥＮ２とが与えられてい
る。但し、イネーブル信号ＥＮ２は、この集中→分散変
換では前半がイネーブル期間となっている。

これにより、書込カウンタ６では、集中フォーマットの
データＤＡＴＡ３が第２のイネーブル信号ＥＮ２の前半
のイネーブル期間中に基本クロックＣＬＫをカウントし
て並列ｎ＝５ビツトのカウント値を出力する。このカウ
ント値は集中フォーマットのデータ数を示している。

このカウント値を書込デコーダ７で第２のイネーブル信
号ＥＮ２の前半のイネーブル期間中、集中フォーマット
・データのｍ＝３２ビツトの並列出力にデコードする。

また、読出カウンタ８では第１のイネーブル信号ＥＮＩ
のイネーブル期間のみにおいて第２のイネーブル信号Ｅ
Ｎ２のマルチ・フレーム周期中基本クロックＣＬＫをカ
ウントして並列ｎ＝５ビツト・カウント値を出力し、こ
れを第１のイネーブル信号ＥＮＩのイネーブル期間毎に
（４ビツトづつ）カウントして行き最終的にｍ＝３２ビ
ツトの並列出力にデコードする。但し、この読出カウン
タ８のカウントは第１のイネーブル信号ＥＮＩを１周期
分遅らせた形でマルチ・フレーム周期毎に行うようにな
っている。

従って、集中フォーマット・データＤＡＴＡ３は書込デ
コーダ７の並列ｍ−３２ビツト出力により一つ一つのデ
ータとして基本クロックＣＬＫによりメモリ１０に書き
込まれ、この書き込んだｍ−３２ビア）・データを読出
デコーダ９の並列ｍ−３２ビット出力によりマルチ・フ
レームにおける各フレームに（４ビ７トづづ）分散した
フォーマットのデータＤＡＴＡ４として読み出すことが
できる。

このようにして集中フォーマット・データから分散フォ
ーマット・データへの変換の場合も、イネーブル信号Ｅ
Ｎ２の前半のイネーブル期間でｍビットの集中フォーマ
ット・データを順次メモリ１０ｆ書き込むが、この書込
よりイネーブル信号ＥＮＩのｌｒｉ］期分だけ遅れた形
で読出が開始できるので、１つのマルチ・フレーム以内
でしかもイネーブル信号ＥＮＩの１周期分の遅延時間だ
けで済むことになる。

〔実　施　例〕

第４図は、第１図（ａ）に示した本発明に係るフォーマ
ット変換回路における分散→集中フォーマット変換回路
の一実施例を示したもので、この実施例では、書込カウ
ンタ１が、第２のイネーブル信号ＥＮ２の立下り検出回
路１）と、この立下り検出回路１）の出力と基本クロッ
クＣＬＫと第１のイネーブル信号ＥＮ１とを入力するｎ
＝５ビツト・カウンタ１２で構成されており、書込デコ
ーダ２はカウンタ１２の５ビット並列出力と第１“のイ
ネーブル信号ＥＮＩとを入力してｍ−３２ビツトの並列
出力を発生するデコーダで構成されており、読出カウン
タ３は第２のイネーブル信号ＥＮ２の立上り検出回路３
１と、この立上り検出回路３１の出力と基本クロックＣ
ＬＫと第２のイネーブル信号ＥＮ２とを入力して５ビッ
ト並列信号を出力するｎ＝５ビツト・カウンタ３２とで
構成されており、読出デコーダ４はカウンタ３２の５ビ
ット６出力と第２のイネーブル信号ＥＮ２とを入力して
３２ビツトの並列出力を発生するデコーダで構成されて
いる。

また、メモリ５は、分散入力データＤＡＴＡＩの入力端
子りと基本クロックＣＬＫの入力端子ＣＫとデコーダ２
の３２ビット並列出力の各入力端子ＥＮと出力端子Ｑを
それぞれが有するラッチ回路としてのフリップフロップ
（以下、ＦＦと略称する）　５１．〜５１ｓｔと、これ
らのＦＦ５１．〜５１−ｚのいずれかの出力をデコーダ
４の３２ビット並列出力により選択するセレクタ５２と
で構成されている。尚、入力端子り及びＣＫはそれぞれ
データＤＡＴＡ１及び基本クロックＣＬＫを共通して入
力している。

次に上記の実施例の動作を第２図のタイムチャートによ
り説明する。

まず、書込カウンタ１では、立下り検出回路１）におい
てイネーブル信号ＥＮ２の立下り、即ち１つのマルチ・
フレームを構成する８つのフレームに４ビツトづづ分散
されたデータＤＡＴＡＩの始まりを検出する。

そして、カウンタ１２はこのイネーブル信号ＥＮ２が立
下った状態でリセットされ、そして基本クロックＣＬＫ
をカウントして５ビツトの並列データとして出力する。

従って、カウントする期間はイネーブル信号ＥＮ２が再
び立下るまでであり、且つイネーブル信号ＥＮＩが“１
”になっているイネーブル期間である。

このカウント値が書込デコーダ２に送られると、イネー
ブル信号ＥＮＩの各イネーブル期間に含まれるクロック
ＣＬＫＯ数づつ、即ち４ビツトづつデコーダされて行き
、最終的にイネーブル信号ＥＮ２によって規定されるカ
ウンタＩ２のリセットまでのマルチ・フレーム周期では
ｎ＝５ビツトに対応した２’＝３２ビツトの並列出力に
デコードされてそれぞれＦＦ５１．〜５１３ｚに与えら
れる。

また、読出カウンタ３では、立上り検出回路３１でイネ
ーブル信号ＥＮ２の立上り、即ち１周期の後半のイネー
ブル期間の開始を検出する。

そして、カウンタ３２では、このイネーブル信号ＥＮ２
のイネーブル期間中でクロックＣＬＫをカウントして５
ビツトの並列データとして出力するので、デコーダ４で
は、やはりイネーブル信号ＥＮ２のイネーブル期間中で
カウンタ３２からの５ビツト・カウント出力に対応して
２’＝３２ビツトの並列出力をセレクタ５２に与える。

従って、１つのマルチ・フレームに渡って３２ビツトで
構成された分散フォーマット・データＤＡＴＡＩは書込
デコーダ２の並列３２ビツト出力がイネーブルな期間に
ついてのみ一つづつ順次基本クロックＣＬＫによりＦＦ
５１．〜５１−１にラッチされ、このう・ンチされた３
２ビット・データを読出デコーダ４の並列３２ビツト出
力により選択することにより直列で３２ビツトの集中フ
ォーマットのデータＤＡＴＡ２が得られることとなる。

第５図は、第１図℃）に示した本発明に係るフォーマッ
ト変換回路における集中→分散フォーマット変換回路の
一実施例を示したもので、この実施例では、書込カウン
タ６が、イネーブル信号ＥＮ２の立上り検出回路６１と
、この立上り検出回路６２の出力と基本クロックＣＬＫ
とイネーブル信号ＥＮ２とを入力する５ビツト・カウン
タ６２で構成されており、書込デコーダ７はカウンタ６
２の５ビット並列出力とイネーブル信号ＥＮ２とを入力
して３２ビツトの並列出力を発生するデコーダで構成さ
れており、読出カウンタ８はイネーブル信号ＥＮ２の立
上り検出回路８１と、この立上り検出回路８１の出力と
基本クロックＣＬＫとイネーブル信号ＥＮＩとを入力し
て５ビット並列信号を出力する５ビツト・カウンタ８２
とで構成されており、読出デコーダ９はカウンタ８２の
５ビット・出力とイネーブル信号ＥＮＩとを入力して３
２ビットの並列出力を発生するデコーダで構成されてい
る。尚、イネーブル信号ＥＮ２の１周期は前半部分が１
”のイネーブル状態になっている。

また、メモリ１０は、集中入力データＤＡＴＡ３の入力
端子りと基本クロックＣＬＫの入力端子ＣＫとデコーダ
２の３２ビット並列出力の各入力端子ＥＮと出力端子Ｑ
をそれぞれが有するラッチ回路としてのＦＦｌ０１．〜
１０１ｓｚと、これらのＦＦｌ０Ｉ、〜１０１ｏのいず
れかの出力をデコーダ９の３２ビット並列出力により選
択して分散データＤＡＴＡ４として出力するセレクタ１
０２とで構成されている。尚、入力端子り及びＣＫはそ
れぞれデータＤＡＴＡ３及び基本クロックＣＬＫを共通
して入力している。

次に上記の実施例の動作を第３図のタイムチャートによ
り説明する。

まず、書込カウンタ６では、立上り検出回路６１におい
てイネーブル信号ＥＮ２の立上り、即ち１つのマルチ・
フレームに分散される集中フォーマット・データＤＡＴ
Ａ３の始まりを検出する。

そして、カウンタ６２はこのイネーブル信号ＥＮ２が立
上った状態でリセットされ、そして基本クロックＣＬＫ
をカウントして５ビットの並列データとして出力する。

従って、カウントする期間はイネーブル信号ＥＮ２が°
゛１”になっているイネーブル期間である。

このカウント値が書込デコーダ７に送られると、イネー
ブル信号ＥＮ２のイネーブル期間に含まれるクロックＣ
ＬＫの数に対応してカウンタ６２がリセットされるまで
のマルチ・フレーム周期ではｎ＝５ビツトに対応した２
’＝３２ビツトの並列出力にデコードされてそれぞれＦ
Ｆ　１０１．〜１０１ｆｆ２に与えられる。

また、読出カウンタ８では、立上り検出回路８１でイネ
ーブル信号ＥＮ２の立上り、即ち１周期の前半のイネー
ブル期間の開始を検出する。

そして、カウンタ８２では、このイネーブル信号ＥＮ２
のイネーブル期間中でしかもイネーブル信号ＥＮＩがイ
ネーブル期間中のみクロックＣＬＫをカウントして５ビ
ツトの並列データとして出力する。従って、第３図に示
すように、イネーブル信号ＥＮ２がイネーブル期間を開
始した時点からイネーブル信号ＥＮＩが１周期経過した
時点でカウント出力が発生されることとなる。

そして、デコーダ９では、やはりイネーブル信号ＥＮＩ
のイネーブル期間中でカウンタ８２からの５ビツト・カ
ウント出力に対応して２５＝３２ビツトの並列出力をセ
レクタ１０２に与える。

従って、集中フォーマット・データＤＡＴＡ３は書込デ
コーダ７の並列３２ビツト出力がイネーブルな期間につ
いてのみ一つづつ順次基本クロックＣＬＫによりＦＦｌ
０Ｉ、〜１０１３□にランチされ、このランチされた３
２ビツト・テ゛−夕を読出デコーダ９の並列３２ビツト
出力により選択することによりイネーブル信号ＥＮ２に
対応した形で各フレームに４ビツトづつ分散して８フレ
ームの１マルチ・フレームで３２ビットの分散フォーマ
ット・データＤＡＴＡ４が得られることとなる。

〔発明の効果〕

以上のように本発明に係るフォーマット変換回路によれ
ば、（１）分散フォーマット・データ→集中フォーマッ
ト・データの変換においては、１つのマルチ・フレーム
の周期においてメモリに分散データを一つづつ書き込ん
でおき、そのマルチ・フレームの周期の後半のイネーブ
ル期間においてメモリから分散データを選択して読み出
すことにより集中データを出力するように構成したので
、変換遅延時間は１マルチ・フレームの半周期骨で済も
ことになる。

また（２）集中フォーマット・データ→分散フォーマッ
ト・データの変換では、１つのマルチ・フレームの周期
の前半のイネーブル期間中に集中データをメモリに一つ
づつ書き込んで行き、そのマルチ・フレームが開始した
ときから１つのフレーム周期分遅れて各フレームに分散
した形でデータを選択して読み出すことにより分散デー
タを出力するように構成したので、変換遅延時間は１フ
レームの周期分で済むことになる。

従って、本発明では、いずれもデータ伝送における伝送
遅延時間を最小化することが可能となる。

【図面の簡単な説明】

第１図は、本発明に係るフォーマット変換回路の分散→
集中及び集中→分散変換を示す原理構成フロック図、 第２図は、本発明による分散→集中の動作原理を示すた
めのタイムチャート図、 第３図は、本発明による集中→分散の動作原理を示すた
めのタイムチャート図、 第４図は、本発明に係るフォーマット変換回路の分散→
集中変換回路の一実施例を示した回路図第５図は、本発
明に係るフォーマット変換回路の集中→分散変換回路の
一実施例を示した回路図、第６図は、本発明が適用され
るマルチメディア多重化装置（ＭＴＤＭ）の−船釣な構
成を示したブロック図、。 第７図は、従来のフォーマット変換回路例（分散→集中
）を示した回路図、 第８図は、従来例の動作を示すためのタイムチャート図
、である。 第１図において、 １．６・・・書込カウンタ、 ２．７・・・書込デコーダ、 ３．８・・・読出カウンタ、 ４．９・・・読出デコーダ、 ５．１０・・・メモリ。 図中、 同一符号は同−又は相当部分を示す。 代 理 人

Claims (2)

【特許請求の範囲】
1. （１）マルチ・フレームの各フレームに分散したフォー
   マットのデータ位置に対応したイネーブル期間を有しフ
   レームパルスに同期した第１のイネーブル信号（ＥＮ１
   ）の該イネーブル期間のみにおいて第２のイネーブル信
   号（ＥＮ２）による該マルチ・フレームの周期で基本ク
   ロック（ＣＬＫ）をカウントして並列ｎ（ｎはｎ＞１の
   整数）ビット・カウント値を出力する書込カウンタ（１
   ）と、 該書込カウンタ（１）の並列ｎビット・カウント値を、
   該第２のイネーブル信号（ＥＮ２）による該マルチ・フ
   レーム周期中、該第１のイネーブル信号（ＥＮ１）の各
   イネーブル期間毎にデコードして行き該マルチ・フレー
   ムのデータを構成するｍ（ｍはｍ＞１の整数）ビットの
   並列出力に変換する書込デコーダ（２）と、 該第２のイネーブル信号（ＥＮ２）の後半イネーブル期
   間中該基本クロック（ＣＬＫ）をカウントして並列ｎビ
   ットのカウント値を出力する読出カウンタ（３）と、 該読出カウンタ（３）の並列ｎビット・カウント値を該
   第２のイネーブル信号（ＥＮ２）の後半イネーブル期間
   中ｍビットの並列出力に変換する読出デコーダ（４）と
   、 該書込デコーダ（２）の並列ｍビット出力により該分散
   フォーマットのｍビット・データ（ＤＡＴＡ１）の各々
   を該基本クロック（ＣＬＫ）により書き込んだ後、該書
   き込んだｍビット・データを該読出デコーダ（４）の並
   列ｍビット出力により集中フォーマットのデータ（ＤＡ
   ＴＡ２）として読み出すメモリ（５）と、を備えたこと
   を特徴とするフォーマット変換回路。
2. （２）集中フォーマットのデータが分散されたマルチ・
   フレームの周期を規定する第２のイネーブル信号（ＥＮ
   ２）の前半イネーブル期間中基本クロック（ＣＬＫ）を
   カウントして並列ｎ（ｎはｎ＞１の整数）ビットのカウ
   ント値を出力する書込カウンタ（６）と、 該読出カウンタ（６）の並列ｎビット・カウント値を該
   第２のイネーブル信号（ＥＮ２）の前半イネーブル期間
   中該集中フォーマットのデータを構成するｍ（ｍはｍ＞
   １の整数）ビットの並列出力に変換する書込デコーダ（
   ７）と、 該第２のイネーブル信号（ＥＮ２）による該マルチ・フ
   レームの周期で各フレームのデータ位置に対応したイネ
   ーブル期間を有しフレームパルスに同期した第１のイネ
   ーブル信号（ＥＮ１）を１周期遅らせた形で該イネーブ
   ル期間のみにおいて該基本クロック（ＣＬＫ）をカウン
   トして並列ｎビット・カウント値を出力する読出カウン
   タ（８）と、 該読出カウンタ（８）の並列ｎビット・カウント値を該
   第１のイネーブル信号（ＥＮ１）のイネーブル期間毎に
   デコードして行きｍビットの並列出力に変換する読出デ
   コーダ（９）と、 該書込デコーダ（７）の並列ｍビット出力により該集中
   フォーマットのｍビット・データ（ＤＡＴＡ３）の各々
   を該基本クロック（ＣＬＫ）により書き込んだ後、該書
   き込んだｍビット・データを該読出デコーダ（９）の並
   列ｍビット出力により該マルチ・フレームにおける分散
   フォーマットのデータ（ＤＡＴＡ４）として読み出すメ
   モリ（１０）と、 を備えたことを特徴とするフォーマット変換回路。