KR0142294B1

KR0142294B1 - 디지탈신호처리방법 및 그 장치

Info

Publication number: KR0142294B1
Application number: KR1019930010319A
Authority: KR
Inventors: 목철웅
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1993-06-08
Filing date: 1993-06-08
Publication date: 1998-07-15
Also published as: KR950001722A

Abstract

본 발명은 디지탈신호처리방법 및 그 장치에 관한 것으로, 특히 기록매체로 부터 재생되는 디지탈보조데이타를 일정한 재생신호처리를 한 후 메모리의 특정영역에 보조데이타를 저장해 놓고 외부인터페이스가 보조데이타를 요구하면 그 보조데이타를 외부인터페이스의 동작속도에 동기시켜 전송하는 디지탈신호처리시스템에 관한 것이다. 본 발명은 동작개시신호와 동작클럭을 입력받아 동작개시시의 대기신호를 제어하는 제1카운터수단, 메모리에 저장되어 있는 보조데이타를 독출하기 위해 해당 메모리독출번지를 발생하는 수단, 메모리의 해당번지에 있는 데이타 읽기를 완료한 후 대기신호를 제어하여 대기신호에 따라 데이타전송클럭을 입력받아 대기신호제어 및 보조데이타 출력을 제어하기 위해 해당 데이타전송클럭을 계수하는 제2카운터수단, 매체로 부터 읽어들인 보조데이타를 외부에 전송하기 전에 일단 저장하는 메모리수단, 및 제1과 제2카운터수단의 출력을 이용하여 외부에 동작상태를 알려주는 수단에 의하여 달성된다. 따라서, 동작속도에 구애받지 않고 용이하게 외부인터페이스를 구성할 수 있는 효과를 제공한다.

Description

디지탈신호처리방법 및 그 장치

제1도는 본 발명에 의한 디지탈신호처리에 있어서 외부인터페이스의 동작속도에 대응하는 데이타독출장치를 나타내는 회로도.

제2도는 제1도 장치의 동작을 나타내는 각부의 출력파형도.

제3도는 제1도 장치의 동작을 설명하기 위한 흐름도.

*도면의 주요부분에 대한 부호의 설명

10, 20:제어부 30:번지발생부

40:메모리 50:상태신호발생부

60:직렬화부 70:D-플립플롭

본 발명은 디지탈신호처리시스템에 관한 것으로, 특히 재생되는 디지탈데이타중 보조데이타를 소정 매체로 부터 읽어내어 외부인터페이스에서 출력요구시 외부인터페이스의 동작속도에 대응하여 보조데이타를 출력할 수 있도록 한 디지탈신호처리 방법 및 그 장치에 관한 것이다.

일반적으로 미니디스크(Mini Disc)나 DAT(Digital Audio Tape Recorder) 등의 디지탈오디오시스템에서 디스크(Disc)나 테이프(Tape) 등의 소정 기록매체에는 주데이타(Main data)에 해당하는 디지탈오디오데이타 이외에도 문자정보나 그래픽처리를 위해 주데이타가 기록되는 영역과는 별도의 영역을 설정하여 이영역에 보조데이타(Subdata)를 기록할 수 있도록 하고 있다. 따라서, 재생시 테이프나 디스크등의 기록매체로 부터 보조데이타를 읽어내어 시스템특성에 맞도록 오류정정(Error Correction)등의 신호처리를 수행한 후 일단 메모리에 저장하게 된다. 이 경우 외부인터페이스(Interface)가 별도로 존재하여 이 외부인터페이스로 부터 메모리에 저장되어 있는 보조데이타에 대한 출력요구가 발생하면 미리 설정된 일정한 시간간격으로 보조데이타가 저장되어 있는 메모리를 억세스(Access)하여 메모리의 특정번지들내에 저장되어 있는 데이타를 소정처리단위 즉, 바이트(Byte)단위로 읽어들인 후, 내부레지스터에 저장해놓고 외부인터페이스로 부터 입력되는 보조데이타에 대한 데이타전송 클럭에 동기시켜 일정한 출력율(Output Rate)로 외부인터페이스에 직렬(Serial)형태로 전송하는 동작을 수행한다. 하지만 외부인터페이스의 동작속도가 메모리를 억세스하는 일정한 시간간격을 맞추지 못할 정도로 느릴 경우에는 메모리 억세스시간에 맞도록 외부인터페이스의 동작속도를 빠르게 하지 않으면 안되기 때문에 외부인터페이스 구성에 부담을 주는 문제점이 있었다.

따라서, 본 발명의 목적은 전술한 문제점을 해결할 수 있도록 보조데이타를 필요로 하는 외부인터페이스의 동작속도에 대응되어서 메모리의 특정영역을 리드(Read)하여 보조데이타를 독출하고, 외부인터페이스로 부터 입력되는 데이타전송클럭에 동기를 맞추어 독출된 보조데이타를 출력시킬수 있는 방법을 제공함에 있다.

본 발명은 다른 목적은 전술한 디지탈신호처리에 있어서 외부인터페이스의 동작속도에 대응하는 데이타독출방법을 구현하기 위한 장치를 제공함에 있다.

이와 같은 본 발명의 목적은, 기록매체로 부터 재생된 디지탈보조데이타를 메모리의 특정영역에 저장하고, 외부인터페이스의 동작속도에 대응하여 데이타를 독출하기 위한 디지탈신호 처리방법에 있어서, 메모리리드시작번지를 사전 설정하는 단계와, 메모리리드번지에 해당하는 데이타를 독출하여 출력할 준비를 하는 단계와, 데이타출력준비가 완료되었음을 외부인터페이스에 인식시키는 단계와, 외부인터페이스로 부터 인가되는 데이타전송클럭신호에 동기되어 독출된 데이타를 전송하는 단계와, 상기 데이타전송클럭신호가 데이타처리단위만큼 인가될 때마다 상기 메모리리드번지를 증가시키는 단계, 및 상기 데이타전송클럭신호가 데이타처리단위만큼 인가될 때마다 외부인터페이스에 메모리를 리드하고 있음을 인식시키는 단계에 의하여 달성된다.

본 발명의 다른 목적은, 기록매체로 부터 재생된 디지탈 보조데이타를 외부인터페이스에 전송하는 디지탈신호처리장치에 있어서, 외부인터페이스로 부터 보조데이타요구신호와 동작클럭신호가 인가되면 동작클럭신호를 소정수만큼 카운트하여 상태신호발생부를 제어하는 신호를 발생하는 제1제어부와, 외부인터페이스로 부터 데이타전송클럭신호를 인가받아 데이타처리단위씩 카운트하여 번지발생부의 번지증가를 제어하고, 상태신호발생부를 제어하는 신호를 발생하는 제2제어부와, 메모리리드시작번지를 사전 설정하고, 상기 제2제어부로 부터인가되는 신호에 응답하여 번지수를 증가시켜 메모리로 인가하는 번지발생부와, 상기 매체로 부터 읽어들인 보조데이타를 소정영역에 저장하고, 상기 번지발생부로 부터 인가되는 메모리리드번지에 응답하여 해당 보조데이타를 출력하는 메모리와, 상기 제1제어부 및 제2제어부로 부터 인가되는 신호에 응답하여 외부인터페이스가 데이타전송클럭신호를 발생할 수 있도록 동작상태를 알리는 신호를 발생하는 상태신호발생부, 및 상기 메모리로 부터 인가되는 소정 비트의 데이타를 상기 데이타전송클럭신호에 동기시켜 직렬형태로 출력하는 직렬화부에 의하여 달성된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.

제1도는 본 발명에 따른 디지탈신호처리에 있어서 외부인터페이스의 동작속도에 대응하는 데이타독출장치를 나타내는 회로도이다. 제1도의 장치는 외부인터페이스로 부터 보조데이타를 요구하는 신호(이하, 동작개시신호라 함) (S_I/_F)와 동작클럭신호(CLOCK)를 각 인가받아 동작구간동안 상태신호발생부(50)를 제어하기 위한 신호를 발생하는 제1제어부(10)를 구비한다. 또한, 외부로 부터 보조데이타전송용클럭신호(SDCK)를 인가받아 메모리독출번지(ADDR_R)를 증가시키는 신호와, 상태신호발생부(50)를 제어하는 신호를 각 발생하는 제2제어부(20)를 구비한다. 제2제어부(20)의 출력단에는 메모리독출번지(ADDR_R)를 발생시키는 번지발생부(30)가 연결된다. 번지발생부(30)의 출력단에는 보조데이타를 저장하고 있는 메모리(40)가 연결된다. 제1제어부(10)와 제2제어부(20)의 출력단 사이에는 보조데이타를 필요로 하는 외부에 메모리(40)로 부터 읽는 데이타를 출력할 준비가 완료되었음을 알리는 상태신호발생부(50)가 연결된다. 제2제어부(20)와 메모리(40)의 출력단 사이에는 메모리(40)로 부터 인가되는 병렬데이타를 직렬로 출력하는 직렬화부(60)가 연결된다. 직렬화부(60)의 출력단에는 보조데이타전송용클럭신호(SDCK)를 클럭단자로 인가받아 클럭신호(SDCK)의 상승엣지(Rising Edge)마다 입력데이타를 외부로 전송하는D-플립플롭(70)이 연결되도록 구성된다. 좀 더 구체적으로 살펴보면, 제1제어부(10)는 동작개시신호(S_I/_F)와 소정의궤환신호(S4)를 논리곱연산하는 논리곱소자(11)와, 논리곱소자(11)의 출력단에 클리어단자(CLR1)가 연결되고 동작클럭신호(CLOCK)를 클럭단자(CLK1)로 인가받아 입력된 클럭신호(CLOCK)의 상승엣지마다 카운트 동작을 수행하는 제1카운터(12)를 구비한다. 제1카운터(12)의 세출력단(Q₀∼Q₂)에는 부정논리곱소자(13)가 연결되고, 부정논리곱소자(13)의 출력단에 클럭단자(CK1)가 연결되며 ‘+5V’의 전원(Vcc)를 입력단(D1)으로 인가받고, 동작개시신호(S_I/_F)를 리세트단자(RST)로 인가받아 입력데이타를 클럭신호의 하강엣지(Falling Edge)마다 출력시키는 제1플립플롭(14)를 구비한다. 또한, 제1플립플롭(14)의 출력단(Q1)에 입력단(D2)이 연결되고, 동작클럭신호(CLOCK)를 클럭단자(CK2)로 인가받아 클럭신호의 하강엣지마다 입력신호(S3)를 반전시켜 논리곱소자(11)로 궤환 출력하는 제2플립플롭(15)이 연결되도록 구성된다.

제2제어부(20)는 소정의 궤환신호(S7)를 클리어단지(CLR2)로 인가받고, 외부인터페이스로 부터 인가되는 보조데이타전송용클럭신호(SDCK)를 클럭단자(CLK2)로 입력받아 클럭신호의 상승엣지마다 카운트동작을 수행하는 제2카운터(21)를 구비한다. 제2카운터(21)의 출력단(Q₀∼Q₃)에는 복수개의 논리곱소자(22, 23)가 연결되고, 논리곱소자(22)의 출력단에는 입력신호를 일정시간간격단위마다 순차적으로 지연하고, 제1지연신호(S7)를 제2카운터(21)로 궤환 입력시키는 다수의 지연기들(24∼26)이 연결된다. 논리곱소자(22)의 출력단에는 또한 입력신호를 반전하여 출력시키는 인버터(27)가 연결되도록 구성된다.

상태신호발생부(50)는 제1제어부(10)의 부정논리곱소자(13)와 제2제어부(20)의 제3지연기(26)의 출력단 사이에 리세트단(51)이 연결되고, 동작개시신호(SI/F)와 제2제어부(20)의 인버터(27)로 부터 인가되는 신호를 세트단(53)으로 인가받아 데이타터출력상태를 알리는 신호(S_WAIT)를 발생시키는 R-S래치부로 이루어진다.

제2도는 제1도 장치의 동작을 나타내는 각부의 출력파형도로서, 구체적인 설명은 제1도 장치의 동작설명과 함께 하기로 한다.

제1도에서, 외부인터페이스로 부터 제2도에 도시된 바와 같은 보조데이타를 요구하는 동작개시신호(S_I/_F)와 동작클럭신호(CLOCK)가 입력되면 제1제어부(10)는 동작개시신호(SI/F)를 논리곱소자(11)로 인가받고, 동작클럭신호(CLOCK)를 제1카운터(12)의 클럭단자(CLK1)로 인가받는다. 논리곱소자(11)는 또한 제2도의 S4퍼형과 같은 소정의 궤환신호를 제2플립플롭(15)으로 부터 입력받아 논리곱연산하여 제1카운터(12)의 클리어단자(CLR1)로 인가한다. 제1카운터(12)는 제2도의 S1파형을 클리어단자(CLR1)로 인가받아 로우(Low)구간동안 클리어상태를 유지하고, 하이(High)구간동안 카운트동작을 수행한다. 제1카운터(12)는 동작상태에서 클럭단자(CLK1)로 인가받은 제2도의 CLOCK파형의 상승엣지마다 카운트값을 1씩 증가하여 부정논리곱소자(13)로 인가한다. 부정논리곱소자(13)는 제2도의 S2파형과 같이 제1카운터(12)의 카운트값이‘4’가 되는 시점에서 제1카운터(12)의 클리어단자(CLR1)에 로우(Low) 신호가 입력되는 구간동안 로우(Low)신호를 출력한다. 부정논리곱소자(13)의 출력신호(제2도의 S2파형)는 제1플립플롭(14)의 클럭단자(CK1)와 상태신호발생부(50)의 리세트단(51)으로 각 인가된다. 제1플립플롭(14)은 입력단(D1)에 항상‘+5’의 하이레벨 전원 +Vcc를 인가받고 클럭단자(CK1)에 제2도의 S2파형을 인가받으며, 리세트단자(RST)에 동작개시신호(SI/F)가 로우(Low)구간동안 리세트 상태를 유지하고, 하이(High)구간동안 동작상태가 된다. 제1플립플롭(14)은 동작상태에서 클럭단자(CK1)로 인가받은 제2도의 S2파형의 하강엣지부분에서 입력신호를 제2플립플롭(15)의 입력단(D2)으로 인가한다. 즉, 제2도의 S2, S3파형과 같이 S2파형이 ‘로우(Low)’가 되는 시점에서 S3파형은 ‘하이(High)’상태가 된다. 제2플립플롭(15)은 동작클럭신호(CLOCK)를 클럭단자(CK2)로 인가받고, 제1플립플롭(14)의 출력신호(제2도의 S3파형)를 입력단D2)으로 인가받아 클럭신호의 하강엣지마다 입력신호를 반전시켜 논리곱소자(11)로 궤환 입력한다(제2도의 S4파형). 이때 제1카운터(12)는 제2도의 S4파형의 ‘로우(Low)’구간동안 리세트상태가 된다. 즉, 제1카운터(12)는 동작개시신호(제2도의 SI/F 파형)가 ‘로우(Low)’인 경우와 부정논리곱소자(13)의 출력신호(제2도의 S2파형)가 동작개시로 부터 클럭카운트값이 “4”가 되는 시점에서 로우가 되고 이 신호가 제1 및 제2플립플롭(14, 15)을 거치면서 동작클럭신호(제2도의 CLOCK파형)의 반주기만큼 지연된 후부터 리세트된다. 상태신호발생부(50)는 동작개시신호(제2도의 SI/F파형)를 세트단자(53)로 인가받아 동작시점에서 제2도의 SWAIT파형과 같이 하이(High)상태의 신호를 출력한다. 상태신호발생부(50)의 출력신호(제2도의 SWAIT파형)가 ‘하이(High)’인 구간동안에는 제2도에 도시된 바와 같이 메모리(40)로 부터 데이타를 리드하는 상태임을 나타낸다. 한편, 부정논리곱소자(13)의 출력신호(제2도의 S2파형)를 리세트단(51)으로 인가받는 상태신호발생부(50)는 제2도의 S2파형에서 로우(Low)가 되는 시점에서 로우(Low)상태의 신호(Swait)를 출력하여 외부인터페이스로 하여금 보조데이타전송용클럭신호(제2도의 SDCK파형)를 입력하도록 제어한다. 제2제어부(20)는 제2도에 도시된 바와 같이 상태신호발생부(50)의 출력신호(제2도의 SWAIT파형)가 ‘로우(Low)’인 경우에 응답하여 외부인터페이스로 부터 보조데이타전송용클럭신호(제2도의 SDCK파형)를 제2카운터(21)의 클럭단자(CLK2)로 인가받는다. 제2카운터(21)는 소정의 궤환신호(제2도의 S7파형)를 클리어단자(CLR2)로 인가받고, 데이타전송클럭신호(제2도의 SDCK파형)를 클럭단자(CLK2)로 인가받아 제2도의 S7파형에서 로우(Low)구간동안 클리어상태가 된다. 제2카운터(21)는 클럭신호의 상승엣지마다 카운트값을 1씩 증가시켜 논리곱소자(22, 23)로 인가한다. 이때 제 2카운터(21)는 카운트값이 ‘8’이 되면, 즉 메모리(40)리드단위인 바이트(Byte)에 맞는 8개의 데이타전송클럭신호(제2도의 SDCK파형)가 입력되면 제1논리곱소자(22)는 제2도의 S5와 같은 파형을 출력한다. 제1논리곱소자(22)의 출력신호(제2도의 S5파형)는 번지발생부(30)와 제1지연기(24) 및 인버터(27)로 각 인가된다. 인버터(27)는 제1논리곱소자(22)로 부터 인가되는 신호를 반전시켜 상태신호발생부(50)의 세트단자(53)로 인가하여 상태신호발생부(50)의 출력을 하이가 되게한다. 한편, 번지발생부(30)는 메모리(40)에 저장되어 있는 보조데이타의 독출시작번지(ADDR_R)를 외부로 부터 인가받아 사전 셋팅하게 된다. 그리고 제2카운터(21)의 카운트값이 ‘8’이 될때마다 즉, 데이타처리단위비트수만큼 보조데이타전송용클럭신호(SDCK)가 카운트될때마다 제1논리곱소자(22)로 부터 인가되는 ‘하이’상태의 신호에 응답하여 번지발생부(30)는 번지수를 하나씩 증가한다(제2도의 S10파형). 따라서, 번지발생부(30)는 우선 셋팅된 메모리시작번지(ADDRR)를 메모리(40)로 인가한다. 메모리(40)는 번지발생부(30)로 부터 인가되는 번지(ADDRR)에 저장되어 있는 보조데이타를 직렬화부(60)의 입력단으로 인가한다. 번지발생부(30)는 제2제어부(20)의 제1논리곱소자(22)로 부터 ‘하이’상태의 신호가 인가될때마다 번지수를 증가시켜 메모리(40)로 인가한다. 메모리(40)는 해당번지의 데이타를 독출하는 동작은 번지가 증가되는 시점인 제1논리곱소자(22)의 출력발생후부터 시작하여 제1논리곱소자(22)의 출력이 세 개의 지연기(24∼26)를 순서적으로 거친후 완료된다. 제1지연기(24)의 출력신호는 제2카운터(21)의 클리어단자(CLR2)로 궤환입력되어 제2카운터(21)를 리세트시키게 된다. 한편 제3지연기(26)의 출력신호(제2도의 S9파형)는 상태신호발생부(50)의 리세트단자(51)로 인가되어 제2도의 S_WATT파형에 도시된 바와 같이 상태신호를 로우가 되게 하여 새로운 8개의 데이타전송클럭(SDCK)의 입력을 기다리게 한다. 또한, 제2카운터(21)의 카운트값이‘0’일때 하이상태의 신호를발생하는 제2논리곱소자(23)는 직렬화부(60)의 로드단자(LD)와 연결된다. 직렬화부(60)는 데이타전송클럭(SDCK)을 클럭단자(CLK)로 인가받아 클럭신호의 하강엣지에 동기되어 메모리(40)로 부터 인가 받은 8비트데이타를 직렬로 출력한다. 직렬화부(60)는 제2논리곱소자(23)의 출력단과 연결된 로드단자(LD)에 입력 되는 신호 (제2도의 S6파형)가 하이구간동안 메모리(40)로 부터 해당번지의 데이타를 로드(Load)하게 된다. D-플립플롭(70)은 직렬화부(60)에서 데이타전송클럭의 하강엣지에 동기되어 보조데이타를 출력하였으므로 다시 데이타전송클럭의 상승엣지에 동기되어 보조데이타를 제2도의 DATA파형과 같은 형태로 외부인터페이스에 공급한다.

제3도는 제1도 장치의 동작을 설명하기 위한 흐름도이다.

제3도에서, 외부인터페이스로 부터 동작개시신호가 (S_I/_F)가 인가되어 동작이 시작되면 번지발생부(30)에 메모리리드를 위한 시작번지(ADDR_R)를 설정한다(제101단계). 메모리(40)리드를 위한 시작번지가 설정되면 메모리(40)의 해당번지내에 저장되어 있는 보조데이타를 읽은 후에 (제102단계), 외부인터페이스에 데이타를 전송할 준비가 완료되었음을 알리는 상태신호(S_WAIT)를 “로우”로 하여 외부인터페이스로 출력한다(제103단계). 상태신호(S_WAIT)가 로우된 후 외부인터페이스로 부터 데이타전송클럭(SDCK)이 현재 처리하고 있는 데이타단위만큼 즉, 8개가 입력되었는지를 체크한다(제104단계). 데이타전송클럭(SDCK)이 데이타단위만큼 입력이 되지 않았으면 입력될때까지 계속 반복 체크하고, 입력되었으면 번지발생부(30)내의 설정된 번지수를 하나 증가시킨다(제105단계). 메모리리드번지(ADDR_R)가 증가되면 오이부인터페이스에 “하이”상태의 신호를 인가하여 현재 메모리를 리드하고 있음을 인식시키고(제106단계), 동작종료신호가 입력되었는지를 체크한다(107단계). 동작 종료신호가 입력되지 않았으면 제102단계로 돌아가 반복 수행하고, 동작종료신호가 입력되었으면 동작을 종료한다.

상술한 바와 같이 본 발명은 디지탈신호처리방법 및 그 장치에 관한 것으로, 특히 외부인터페이스의 동작속도에 대응하는 데이타독출방법 및 그 장치에 관한 것이다. 즉, 보조데이타를 필요로 하는 외부인터페이스의 동작속도에 구애받지 않고, 외부인터페이스의 동작속도에 대응되도록 보조데이타가 저장되어 있는 메모리의 특정영역을 리드하여 외부인터페이스로 부터 입력되는 데이타전송클럭에 동기를 맞추어 보조데이타를 출력시키도록 하므로써 외부인터페이스의 구성에 제약이 되었던 동작속도의 문제를 해결하여 외부인터페이스의 구성을 용이하게 하는 효과를 갖는다.

Claims

기록매체로 부터 재생된 디지탈보조데이타를 외부인터페이스에 전송하는 디지탈신호처리장치에 있어서, 외부인터페이스로 부터 보조데이타요구신호와 동작클럭신호가 인가되면 동작클럭신호를 소정수만큼 카운트하여 상태신호발생부를 제어하는 신호를 발생하는 제1제어부; 외부인터페이스로 부터 데이타전송클럭신호를 인가받아 데이타처리단위씩 카운트하여 번지발생부의 번지증가를 제어하고, 상태신호발생부를 제어하는 신호를 발생하는 제2제어부; 메모리리드시작번지를 사전 설정하고, 상기 제2제어부로 부터 인가되는 신호에 응답하여 번지수를 증가시켜 메모리로 인가하는 번지발생부; 상기 매체로 부터 읽어들인 보조데이타를 소정영역에 저장하고, 상기 번지발생부로 부터 인가되는 메모리리드번지에 응답하여 해당 보조데이타를 출력하는 메모리; 상기 제1제어부 및 제2제어부로 부터 인가되는 신호에 응답하여 외부인터페이스가 데이타전송클럭신호를 발생할 수 있도록 동작상태를 알리는 신호를 발생하는 상태선호발생부; 및 상기 메모리로 부터 인가되는 소정 비트의 데이타를 상기 데이타전송클럭신호에 동기시켜 직렬형태로 출력하는 직렬화부를 포함하는 디지탈신호처리장치.
제1항에 있어서, 상기 제1제어부는 상기 보조데이타 요구신호와 소정의 궤환신호를 논리곱연산하는 논리곱소자; 상기 논리곱소자로 부터 인가되는 신호를 클리어단자로 인가받아 제1레벨구간동안 리세트상태가 되고, 제2레벨구간동안 클럭단자로 인가되는 상기 동작클럭신호의 소정엣지부분마다 카운트 동작을 수행하는 카운터; 상기 카운터 부터 인가되는 카운트값이 사전 설정된 값일 경우만 제1레벨의 신호를 발생하는 부정논리곱소자; 상기 보조데이타요구신호를 리세트단자로 인가받아 제1레벨구간동안 리세트상태가 되고, 제2레벨구간동안 클럭단자로 인가되는 상기 부정논리곱소자로 부터 인가되는 신호의 소정엣지부분에 동기되어 사전설정된 일정레벨의 신호를 출력시키는 제1플립플롭; 및 상기 동작클럭신호의 소정엣지부분마다 상기 제1플립플롭으로 부터 인가되는 신호를 반전시켜 상기 논리곱소자로 궤환입력하는 제2플립플롭으로 이루어진 것을 특징으로 하는 디지탈신호처리장치.
제1항에 있어서, 상기 제2제어부는 소정의 궤환신호를 클리어단자로 인가받아 제1레벨구간동안 리세트상태가 되고, 제2레벨구간동안 클럭단자로 입력되는 데이타전송클럭신호의 소정엣지부분마다 카운트동작을 수행하는 카운터; 상기 카운터가 리세크상태일 경우에만 제2레벨의 신호를 발생하는 제1논리곱소자; 상기 카운터로 부터 인가되는 카운트값이 데이타처리단위 비트수와 동일한 경우에만 제2레벨의 신호를 발생하는 제2논리곱소자; 상기 제2논리곱소자로 부터 인가되는 신호를 일정시간간격단위씩 순차적으로 지연하고, 제1지연신호를 상기 카운터로 궤환입력하는 다수의 지연기들; 및 상기 제2논리곱소자로 부터 인가되는 신호를 반전하여 출력하는 인버터로 이루어진 것을 특징으로 하는 디지탈신호처리장치.
제2항 또는 제3항에 있어서, 상기 상태신호발생부는 상기 부정논리곱소자와 지연기로 부터 인가되는 신호에 응답하여 제1레벨의 신호를 발생하고, 상기 인버터로 부터 인가되는 신호에 응답하여 제2레벨의 신호를 발생하는R-S래치부로 이루어진 것을 특징으로 하는 디지탈 신호처리장치.
제3항에 있어서, 상기 직렬화부는 상기 제1논리곱소자로 부터 제2레벨신호가 인가되는 동안 상기 메모리로 부터 데이타처리단위의 데이타를 인가받아 저장하고, 상기 데이타전송클럭신호의 소정엣지부분에 동기되어 저장된 데이타를 직렬출력하는 것을 특징으로 하는 디지탈신호처리장치.
기록매체로 부터 재생된 디지탈보조데이타를 메모리의 특정영역에 저장하고, 외부인터페이스의 동작속도에 대응하여 데이타를 독출하기 위한 디지탈 신호처리방법에 있어서, 메모리리드시작번지를 사전 설정하는 단계; 메모리리드번지에 해당하는 데이타를 독출하여 출력할 준비를 하는 단계; 데이타출력준비가 완료되었음을 외부인터페이스에 인식시키는 단계; 외부인터페이스로 부터 인가되는 데이타전송클럭신호에 동기되어 독출된 데이타를 전송하는 단계; 상기 데이타전송클럭신호가 데이타처리단위만큼 인가될 때 마다 상기 메모리리드번지를 증가시키는 단계; 및 상기 데이타전송클럭신호가 데이타처리단위만큼 인가될 때 마다 외부인터페이스에 메모리를 리드하고 있음을 인식시키는 단계를 포함하는 디지탈신호처리방법.