KR950014998B1 - 씨디롬 디코더의 메모리 엑세스 회로 - Google Patents

Abstract

내용 없음.

Description

씨디롬 디코더의 메모리 엑세스 회로

제1도는 일반적인 씨디롬 구동 시스템의 블럭도.

제2도는 제1도에 있어서, 디에스피의 입출력 파형도.

제3도는 씨디롬 데이타의 포멧을 보인 예시도.

제4도는 본 발명 씨디롬 디코더의 메모리 엑세스 회로 블럭도.

제5도는 제4도에 있어서, 입력 블럭의 블럭도.

제6도는 제5도에 있어서, 타이밍 발생부의 블럭도.

제7도는 제4도에 있어서, 메모리 엑세스시 타이밍도.

제8도는 제5도에 있어서, 타이밍 발생부의 상세 회로도.

제9도는 제5도에 있어서, 직/병렬 변환부의 상세 블럭도.

제10도 내지 제13도는 제9도에 있어서, 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 동기 검출 및 삽입부 2 : 데이타 재정렬부

3 : 디스크램블러 4 : 직/병렬 변환부

5 : 타이밍 발생부 11,29 : 인버터

12,13,17,30,61,62 : 분주기 14 : 낸드게이트

15,69-72 : 지연기 16,32,33,35 : 디플립플롭

21-28 : 멀티플렉서 31,63-68 : 앤드게이트

34 : 카운터 41,42 : 시프터 레지스터

51 : 시분할 펄스 발생부 52 : 입력 엑세스 펄스 발생부

53 : 메모리 엑세스 제어신호 발생부 54 : 직/병렬 제어신호 발생부

73-75 : 배타적 노아게이트

본 발명은 씨디롬 디코더의 메모리 엑세스에 관한 것으로 특히, 1개의 외부 메모리를 서로 다른 3개의 기기에서 엑세스할 수 있도록 시분할에 따른 메모리 제어 신호와 직렬 데이타를 병렬 데이타로 젼환하기 위한 여러 신호를 발생시킴으로써 실시간적으로 데이타를 메모리에 저장하는 씨디롬 디코더의 메모리 엑세스 회로에 관한 것이다.

일반적인 씨디롬 구동 시스템은 제1도와 같이 구성된 것으로, 시스템 씨피유(107)가 구동 시스템 내의 모든 기능을 제어 감시함에 따라 디스크 모터(112)에 의해 회전되는 콤팩트 디스크(101)의 데이타를 휠 모터(110)에 의해 구동되는 픽업부(102)에서 읽어 즉, 광학적 신호를 전기적 신호로 변환하고 그 데이타를 디에스피(DSP)(103)에 출력한다.

여기서, 디스크 모터(112)는 시스템 씨피유(107)에 의해 제어되는 파워 앰프(108)에 의해 구동되며, 휠 모터(110)는 상기 파워 앰프(108)에 의해 제어되는 서보 앰프(110)에 의해 구동된다.

이때, 디에스피(103)는 픽업부(102)에서 입력된 데이타에 대해 FFM(fourteen to eight)으로 데이타를 변환하고 이 변환된 데이타에 대해 에러 정정을 행하게 되는데, 상기 디에스피(103)에서 에러가 정정되어 출력하는 데이타에 에러가 존재할 경우의 확률은 10^-9으로서 호스트 컴퓨터(106)의 데이타로 직접 사용하기에는 적절하지 못함으로 씨디롬 디코더(104)에서 한번 더 에러를 정정하여 에러가 존재할 확률은 10^-12으로 줄여 사용하게 된다.

즉, 씨디롬 디코더(104)는 시스템 씨피유(107)와 여러가지 정보를 교환함에 따라 디에스피(103)로부터 수신된 직렬 데이타를 병렬 데이타로 전환하여 스태틱램(105)에 기록하고, 이 기록된 스태틱램(105)의 데이타를 읽어서 에러를 정정하여 그 정정된 결과를 스태틱램(105)에 재저장한 후 그 기록된 데이타를 호스트 컴퓨터(106)에 전달하는데, 상기 씨디롬 디코더(104)는 제2b도와 같은 비트클럭(BCLK)에 동기된 제2a도와 같은 직렬 데이타가 입력되면 제2c와 같은 좌우 채널 판별 클럭(LRCK)에 따라 2바이트의 데이타를 단위로 하여 좌 채널 데이타인지 우 채널 데이타인지를 구별하고 제2d와 같은 디에스피(103)의 소거 프래그(ERF)에 따라 에러정정을 다시 수행하게 된다.

여기서, 씨디롬에 저장되는 데이타의 포멧은 제3도에 도시된 바와 같다.

본 발명 씨디롬 디코더의 메모리 엑세스 회로는 외부 메모리를 서로 다른 기기에서 엑세스하기 위해 타이밍을 분할제어하여 메모리를 실시간으로 제어하기 위한 목적으로 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명 씨디롬 디코더의 메모리 엑세스 회로는 제4도의 블럭도에 도시한 바와 같이, 디에스피(103)의 직렬 데이타를 병렬 데이타로 변환하여 외부의 메모리(105)에 저장하는 입력 블럭(100)과, 상기 메모리(105)의 저장 데이타를 읽어 에러를 정정한 후 상기 메모리(105)에 재저장하는 에러정정 블럭(200)과, 씨피유(107)와 정보를 송수신하는 씨피유 인터페이스부(300)와, 이 씨피유 인터페이스부(300)와 통신을 수행하고 상기 에러정정 블럭(200)에 의해 에러가 정정되어 저장된 상기 메모리(105)의 데이타를 호스트 컴퓨터(106)에 출력하는 호스트 인터페이스부(400)로 구성한다.

상기 입력 블럭(100)은 제5도에 도시한 바와 같이, 디에스피(103)의 출력에서 동기신호(syn)를 검출하여 동기신호가 있어야 할 곳에 없으면 동기신호(syn)를 삽입하는 동기 검출 및 삽입부(1)와, 이 동기 검출 및 삽입부(1)의 출력을 재정렬하여 하위 비트부터 출력하는 데이타 재정렬부(2)와, 이 데이타 재정렬부(2)의 출력을 디스크램블링하는 디스크램블러(3)와, 이 디스크램블러(3)의 출력을 병렬로 변환하여 출력하는 직/병렬 변환부(4)와, 상기 각 부의 동작 타이밍을 제어하기 위한 신호를 발생시키는 타이밍 발생부(5)로 구성한다.

상기 타이밍 발생부(5)는 제6도에 도시한 바와 같이, 기준 클럭인 시스템 클럭(SCLK)을 입력받아 시분할(time sharing)하는 시분할 펄스 발생부(15)에서 발생되는 펄스 발생부(51)와, 이 시분할 펄스(sharing-ck)로부터 각 블럭에서 사용하는 메모리 제어 신호를 발생시키는 메모리 엑세스 제어신호 발생부(53)와, 제2바이트의 데이타를 단위로 하여 레프트 채널 데이타인지 라이트 채널 데이타인지를 구별하기 위한 좌우 채널 판별 클럭(LRCK)의 천이 구간에서 발생되는 펄스(plrck)와 최초의 동기 신호가 검출되고 4바이트 데이타를 입력받고서 고전위가 되는 메모리-라이트-스타트 신호(MWRS)와 비트클럭(BCLK)을 입력받아서 메모리(105)를 엑세스할 수 있는 구간 신호를 발생시키는 입력 엑세스 펄스 발생부(52)와, 상기 입력 엑세스 펄스 발생부(52)의 출력으로부터 각종 제어 신호를 발생시키는 직/병렬 제어신호 발생부(54)로 구성한다.

이와같이 구성한 타이밍 발생부(5)의 세부 회로는 제8도에 도시한 바와 같다.

즉, 시분할 펄스 발생부(51)는 시스템 클럭(SCLK)에 따라 리세트신호(/RST)를 래치시키는 디플립플롭(16)과, 이 디플립플롭(16)의 출력에 리세트되어 상기 시스템 클럭(SLCK)과 그 클럭(SCLK)을 반전시킨 인버터(11)의 출력을 각기 2분주하는 분주기(12)(13)와, 이 분주기(12)(13)의 비반전 출력을 낸딩하는 낸드 게이트(14)와, 이 낸드게이트(14)의 출력을 소정시간 지연하는 지연기(15)와, 상기 디플립플릅(16)의 출력에 의해 리세트되어 상기 분주기(13)의 반전 출력에 따라 2분주된 신호를 출력하는 분주기(17)로 구성한다.

상기 입력 엑세스 펄스 발생부(52)는 좌우 채널 판별 클럭(LRCK)에 따라 메모리-라이트-스타트 신호(MWRS)를 래치시키는 디플립플롭(30)과, 시분할 클럭(sharing -ck)에 따라 상기 디플립플롭(30)의 출력을 래치시키는 디플립플롭(33)과, 이 디플립플롭(33)의 출력에 따라 시분할 클럭(sharing-ck)을 2비트 계수하는 카운터(34)와, 시스템 클럭(SCLK)에 따라 상기 카운터(34)의 출력을 래치시키는 디플립플롭(32)과, 이 디플립플롭(32)의 출력과 상기 시분할 펄스 발생부(51)의 출력을 논리곱하는 앤드게이트(31)로 구성한다.

상기 메모리 엑세스 제어신호 발생부(53)는 시분할 펄스 발생부(51)의 시분할 클럭(sharing-ck)에 따라 상기 분주기(12)의 출력을 입력단자(I₀)(I₁)로 각기 선택하는 멀티플렉서(21)(22)와, 상기 시분할 클럭(sharing-ck)에 따라 상기 지연부(15)의 출력을 입력단자(I₀)(I₁)로 각기 선택하는 멀티플렉서(23)(24)와, 입력 엑세스 신호(In-acc)에 따라 상기 멀티플렉서(22)의 출력을 입력단자(I₀)로 각기 선택하는 멀티플렉서(25)(26)와, 상기 입력 엑세스 신호(In-acc)에 따라 상기 멀티플렉서(24)의 출력을 입력단자(I₀)(I₁)로 각기 선택하는 멀티플렉서(27)(28)와, 상기 멀티플렉서(26)의 출력을 반전시키는 인버터(29)와, 상기 입력 엑세스 신호(In-acc)에 따라 상기 인버터(29)의 출력을 래치시키는 분주기(30)로 구성한다.

상기 직/병렬 제어신호 발생부(54)는 메모리-라이트-스타트 신호(MWRS)에 세트되어 좌우 채널 판별신호(LRCK)에 따라 2분주하는 분주기(61)와, 상기 메모리-라이트-스타트 신호(MWRS)에 크리어되어 상기 좌우 채널 판별 신호(LRCK)에 따라 2분주하는 분주기(62)와, 캐치클럭(CCLK)과 상기 분주기(62)의 반전 출력을 논리 곱하는 앤드게이트(63)와, 캐치클럭(CCLK)과 상기 분주기(62)의 비반전 출력을 논리 곱하는 앤드게이트(64)와, 하위 바이트신호(LSB)에 인에이블되어 메모리 엑세스 제어신호 발생부(53)의 출력인 입력 인에이블 데이타(IEnd)와 상기 분주기(61)의 출력(Q)을 논리 곱하는 앤드게이트(65)와, 상위 바이트신호(MSB)에 인에이블되어 상기 입력 인에이블 데이타(IEnd)와 상기 분주기(61)의 출력(Q)을 논리 곱하는 앤드게이트(66)와, 하위 바이트신호(LSB)에 인에이블되어 상기 입력 인에이블 데이타(IEnd)와 상기 분주기(61)의 반전출력(QN)을 논리 곱하는 앤드게이트(67)와, 상위 바이트 신호(MSB)에 인에이블되어 상기 입력 인에이블 데이타(IEnd)와 상기 분주기(61)의 반전출력(QN)을 논리 곱하는 앤드게이트(68)와, 상기 앤드게이트(65-68)의 출력을 소정시간 지연시키는 지연기(69-72)와, 상기 앤드게이트(65,66)(67,68)의 출력을 각기 배타적 노아링하는 배타적 노아게이트(73)(74)와, 이 배타적 노아게이트(73)(74)의 출력을 배타적 노아링하여 메모리 라이트 신호(mem-wr)를 출력하는 배타적 노아게이트(75)로 구성한 직병렬 제어신호 발생부(54)로 구성한다.

상기 직/병렬 변환부(4)는 제9도에 도시한 바와 같이, 직렬 데이타를 1번째 클럭(first-CLK)에 따라 시프트시켜 1번째 상위 바이트 출력 인에이블 신호(Fmsb-OE)와 하위 바이트 출력 인에이블신호(Flsb-OE)에 따라 병렬 데이타를 출력하는 시프트 레지스터(41)와, 직렬 데이타를 2번째 클럭(second-CLK)에 따라 시프트시켜 2번째 상위 바이트 출력 인에이블신호(Smsb-OE)와 하위 바이트 출력 인에이블신호(Slsb-OE)에 따라 병렬 데이타를 출력하는 시프트 레지스터(42)로 구성한다.

이와같이 구성한 본 발명의 동작 및 작용 효과를 제7도, 제10도 내지 제13도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 디에스피(103)에서 출력되는 직렬 데이타가 씨디롬 디코더(104)에 입력되면 입력블럭(100)은 외부의 메모리(105)에 디코딩 이전의 데이타인 상기 디에스피(103)의 출력을 라이트하고 상기 입력블럭(100)에 의해 상기 메모리(105)에 저장된 데이타를 읽은 에러 정정 블럭(200)은 데이타에 혼입된 에러를 정정하고 그 정정된 데이타를 다시 상기 메모리(105)에 기록한다.

이에 따라, 호스트 인터페이스부(400)는 호스트 컴퓨터(106)의 엑세스에 의해 에러가 정정된 메모리(105)의 저장 데이타를 읽어 상기 호스트 컴퓨터(106)로 전달함과 아울러 씨피유 인터페이스부(300)를 통해 호스트 컴퓨터(106)와 시스템 씨피유(107)간의 통신을 수행한다.

이때, 제5도와 같은 입력블럭(100)은 디에스피(103)의 출력인 상위 어드레스부터의 직렬 데이타의 동기 검출 및 삽입부(1)를 통해 입력 데이타에 따른 동기신호(syn)의 패턴을 검출함과 아울러 동기가 있어야 할 곳에 동기각 없으면 동기신호(syn)를 삽입하고, 데이타 재정렬부(2)는 상기 동기 검출 및 삽입부(1)의 출력을 입력으로 하여 하위 데이타 비트부터 출력하게 되며, 이 데이타 재정렬부(2)의 출력은 최소 씨디(Compact Disc)에 기록될 때 스크램블링된 데이타임으로 디스크램블러(3)는 디스크램블링 처리하여 직/병렬 변환부(4)에 출력하게 된다.

이에따라, 디스크램블러(3)의 출력을 입력받은 직/병렬 변환부(4)는 클럭(first-CLK, second-CLK)에 따라 시프트시켜 출력함에 의해 8비트의 병렬 데이타를 외부의 메모리(105)에 저장하게 된다.

즉, 제9도와 같은 직/병렬 변환부(4)는 디스크램블럭(3)의 출력인 직렬 데이타를 입력받아 바이트 단위인 8비트의 병렬 데이타를 출력시키는데, 2개의 16비트 시프트 레지스터(41)(42)에서 서로 교번적으로 입력되는 시프트 클럭인 1번째 클럭(first- CLK)에 상기 시프트 레지스터(41)가 1번째 직렬 데이타를 입력받아 시프트시킨 후 1번째의 상위 바이트 출력 인에이블신호(Fmsb-OE) 및 하위 바이트 출력 인에이블 신호(Flsb-OE)에 의해 시프트된 신호를 8바트씩 병렬로 출력하고, 2번째 클럭(second-CLK)에 상기 시프트 레지스터(42)가 2번째 직렬 데이타를 입력받아 시프트시킨 후 2번째의 상위 바이트 출력 인에이블신호(Smsb-OE) 및 하위 바이트 출력 인에이블 신호(Slsb-OE)에 의해 시프트된 신호를 8바트씩 병렬로 출력하게 된다.

이때, 직/병렬 변환부(4)에 16비트인 시프트 레지스터(41)(42)를 2개 사용한 것은 만일 1개를 사용할 경우 직렬 데이타가 16비트로 입력되고 다음 직렬 데이타의 1비트가 입력되기 전에 2바이트 데이타를 외부의 메모리(105)에 라이트시켜야 하는데 클럭(BCLK)이 2배속으로 입력될 경우 불가능하기 때문이다.

여기서, 동기 검출 및 삽입부(1), 데이타 재정렬부(2), 디스크램블러(3) 및 직/병렬 변환부(4)의 동작 타이밍은 제6도 및 제8도와 같이 구성한 타이밍 발생부(5)에서 발생되는 제어신호에 의해 제어된다.

제6도는 제5도와 같이 구성한 타이밍 발생부(5)의 메모리 엑세스 시분할 제어 부분으로, 기준클럭인 시스템 클럭(SCLK)을 입력받은 시분할 펄스 발생부(51)가 시분할을 위한 신호를 출력하고, 좌우 채널 판별 클럭(LRCK)의 전이 구간에서 발생되는 펄스와 최초의 동기가 검출됨과 아울러 데이타 재정렬부(2) 및 직/병렬 변환부(4)의 잠복기에서 4바이트 데이타를 입력받은 후 고전위가 되는 메모리-라이트-스타트 신호(MWRS)와 비트클럭(BCLK)을 입력받은 입력 엑세스 펄스 발생부(52)가 입력 블럭(100)이 메모리(105)를 엑세스할 수 있는 구간신호를 발생시키면 메모리 제어신호 발생부(53)는 메모리(105)를 엑세스하기 위한 제어 신호(Input-access, Host-access, Ecc-access)를 발생시키게 되며, 직/병렬 제어신호 발생부(54)는 상기 입력 엑세스 펄스 발생부(52)의 출력으로부터 직/병렬 변환부(4)를 제어하기 위한 신호를 발생시키게 된다.

이때, 1개의 외부 메모리(105)는 입력 블럭(100), 에러정정 블럭(200), 씨피유 인터페이스부(300) 및 호스트 인터페이스부(400)의 4블럭에서 엑세스되어야 함으로 시분할 방법으로 엑세스 구간을 할당하게 된다.

여기서, 시스템 씨피유(107)에 의한 메모리(105)의 엑세스는 데이타가 입력되는 때에는 불가능한데 이는 입력 엑세스 구간을 공동으로 사용하기 때문이다.

그리고, 씨디롬 데이타는 하나의 좌우 채널 판별 클럭(LRCK) 구간에서 16비트로 입력되는 직렬 데이타로서 병렬로 전환하면 2바이트가 됨으로 반드시 하나의 좌우 채널 판별 클럭(LRCK)내에는 2바이트의 입력 데이타가 메모리(105)에 라이트될 수 있도록 그 구간을 주어져야 되고(우선 순위 1) 다음 2바이트가 라이트 될 때까지의 구간을 호스트 인터페이스부(400)나 에러정정 블럭(200)에서 엑세스하도록 한다.

또한, 호스트 컴퓨터(106)로의 메모리(105) 엑세스 구간을 많이 할당하면 할수록 상기 호스트 컴퓨터(106)가 에러 정정된 데이타를 읽어가는 속도가 빠르게 되어 에러 정정된 데이타를 메모리(105)에 저장하였다가 한번에 모두 읽어 가게함으로써 호스트 인터페이스부(400)의 부담을 줄일 수 있으므로 하나의 좌우 채널 판별 클럭(LRCK) 구간중에서 총 엑세스 횟수중 1/2을 호스트 엑세스로 할당하고 나머지 횟수를 에러 정정 블럭(200)쪽으로 할당하도록 한다.

제7도는 일반적인 스태틱 램인 메모리(105) 엑세스시 타이밍도로서, 읽기 동작의 경우 제7a도와 같이 유효 어드레스가 발생한 후 제7b도와 같이 리드신호(MOE)가 저전위가 되면 제7c도와 같이 메모리(105)의 저장 데이타가 출력되고, 쓰기 동작의 경우 제7d도와 같이 유효 어드레스가 발생한 후 제7e도와 같이 라이트신호(MWR)가 저전위가 도면 제7f도와 같이 상기 메모리(105)에 데이타가 저장된다.

제8도는 제6도의 상세 회로도로서 먼저, 시분할 펄스 발생부(51)의 디플립플롭(16)이 제11a도와 같은 시스템 클럭(SCLK)에 따라 저전위인 리세트신호(/RST)를 래치시킴에 의해 상기 시분할 펄스 발생부(51)의 분주기(12)(13)(17)가 리세트되고 상기 디플립플롭(16)의 저전위 출력(Q)에 의해 입력 엑세스 펄스 발생부(52)의 앤드게이트(31)가 저전위를 출력함으로 디플립플롭(30)(32)(33)이 리세트된다.

이때, 제11b도와 같이 리세트신호(/ RST)가 고전위가 되어 디플립플롭(16)의 출력이 제11c도와 같이 고전위가 되면 기준 클럭인 제11a도와 같은 시스템 클럭(SCLK)의 상승에지에서 분주기(12)가 2분주된 제11d,e도와 같은 반전, 비반전 클럭(QN)(Q)을 출력하고 상기 시스템 클럭(SCLK)을 반전한 인버터(11)의 상승 에지 출력에서 분주기(13)가 2분주된 비반전, 반전 출력(Q)(QN)을 출력하며 제11e,f도와 같은 상기 분주기(12)(13)의 비반전 출력(QN)(Q)은 낸드게이트(14)에서 논리곱된 후 제11g도와 같은 신호가 지연기(15)를 통해 소정 시간 지연되어지고 상기 분주기(13)의 반전 출력의 상승 에지에서 분주기(17)가 제11h도와 같은 2분주된 반전 클럭인 시분할 클럭(sharing-ck)을 출력하게 된다.

여기서, 지연기(15)의 출력은 메모리(105)의 엑세스시에 어드레스를 제어하기 위한 레퍼런스신호(refer-ence)로서 메모리 엑세스 제어신호 발생부(53)의 멀티플렉서(23)(24)의 각 입력단(I₁)(I₀)에 인가되고 분주기(17)의 출력은 멀티플렉서(21-24)의 선택단자(S)에 공통 인가되며 분주기(12)의 반전 출력(QN)은 상기 멀티플렉서(21)(22)의 각 입력단(I₁)(I₀)에 인가된다.

이때, 분주기(17)의 출력(QN)인 시분할 클럭(sharing-ck)은 기본적으로 엑세스 제어신호 발생부(53)의 각 멀티플렉서(21-24)를 제어하는 신호로서, 고전위 구간에서는 입력단(I₁)을 선택하여 호스트 컴퓨터(106)가 메모리(105)를 엑세스할 수 있도록 하고 저전위 구간에서는 입력단(I₀)을 선택하여 디에스피(103)의 입력 데이타를 상기 메모리(105)에 직접 엑세스하거나 상기 에러정정 블럭(200)에서 상기 메모리(105)를 엑세스할 수 있도록 한다.

즉, 분주기(17)의 출력인 시분할 클럭(sharing-ck)이 고전위가 되면 멀티플렉서(21-24)가 입력단(I₁)을 선택함으로 상기 멀티플렉서(21)가 분주기(12)의 반전출력(QN)을 선택하여 호스트 인에이블 데이타(HEnd)로 출력하고 상기 멀티플렉서(23)가 지연기(15)의 출력을 선택하여 호스트 인에이블 가산 신호(HEna)로 출력하게 된다.

그리고, 분주기(17)의 출력(qn)인 시분할 클럭(sharing-ck)이 저전위이면 멀티플렉서(21-24)가 입력단(I₀)을 선택함으로 상기 멀티플렉서(22)가 분주기(12)의 반전출력(QN)을 멀티플렉서(25)(26)의 입력단(I₀)에 출력하고 상기 멀티플렉서(24)가 지연기(15)의 출력을 멀티플렉서(27)(28)의 각 입력단(I₁)(I₀)에 출력하게 된다.

따라서, 멀티플렉서(21)의 출력인 호스트-인에이블 데이타(HEnd)나 멀티플렉서(23)의 출력인 호스트-인에이블-가산 신호(HEna)는 제12도에 도시한 바와 같이 분주기(17)의 출력(QN)중 고전위인 구간에서 유효하다.

여기서, 호스트-인에이블 데이타(HEnd)에 의해 호스트 컴퓨터(106)가 메모리(105)를 엑세스를 할때 메모리 출력 인에이블, 메모리 라이트 인에이블과 같은 데이타의 리드나 라이트 제어 신호로 사용될 수 있고 호스트-인에이블-가산 신호(HEna)는 호스트 컴퓨터(106)측에서 엑세스할 때 어드레스 발생기의 어드레스 출력 인에이블 신호로 직접 사용하여 상기 메모리(105)의 어드레스 공급 구간을 조절할 뿐 아니라 이 신호의 하강 에지로 다음 어드레스를 발생하기 위한 클럭을 사용한다.

또한, 메모리(105)를 직접 엑세스하거나 에러정정 블럭(200)에서의 상기 메모리(105)의 엑세스하는 경우에도 호스트 컴퓨터(106)와 유사한 신호를 생성하게 된다.

한편, 좌우 채널 판별 클럭(LRCK)의 한 구간마다 2바이트의 데이타가 메모리(105)에 라이트되어야 하기 때문에 좌우 채널 판별 클럭(LRCK)으로부터 발생되는 제13도와 같은 펄스(plrck)가 입력 엑세스 펄스 발생부(52)의 디플립플롭(35)에 클럭으로 입력되는데, 동기 검출 및 삽입부(1)에서 동기가 감지되고 4개의 펄스(plrck)가 지난 후부터 실제로 메모리(105)에 써야할 데이타가 직/병렬 변환부(4)의 출력으로 나타남으로 그때부터 라이트되기 위한 신호인 메모리-라이트-스타트 신호(MWRS)가 상기 펄스(plrck)에 의해 동기되어 디플립플롭(35)에서 래치되고 상기 펄스(plrck)에 의해 직/병렬 제어신호 발생부(54)의 분주기(61)가 세트됨과 아울러 분주기(62)가 크리어 된다.

이때, 분주기(62)의 반전 출력(QN)은 계속해서 고전위가 되고 메모리-라이트-스타트 신호(MWRS)가 발생된 후 하나의 좌우 채널 판별 클럭(LRCK)이 지나면 상기 분주기(62)는 반전 출력(QN)이 저전위, 비반전출력(Q)이 고전위가 된다.

이에따라, 직/병렬 제어신호 발생부(54)는 메모리-라이트-스타트 신호(MWRS)에 리세트된 분주기(62)가 펄스(plrck)에 동기되어 비반전, 반전 출력(QN)(Q)으로 2분주 클럭을 출력하면 앤드게이트(63)(64)는 캐치 클럭(CCLK)과 상기 분주기(62)의 반전, 비반전 출력(QN)(Q)을 각기 논리 곱하여 1번째, 2번째 클럭(first-CLK)(second-CLK)을 직/병렬 변환부(4)의 시프트 레지스터(41)(42)에 각기 입력시키게 된다.

즉, 분주기(62)의 출력(Q)(QN)은 하나의 좌우 채널 판별 클럭(LRCK)에 교번적으로 프리세트되어 캐치클럭(CCLK)의 입력을 제어하는 신호가 되고 이로부터 제1클럭(first-CLK) 및 제2클럭(second-CLK)이 제9도의 직/병렬 변환부(4)의 시프트 레지스터(41)(42)에 입력되어 직렬 데이타를 시프트시킨다.

그리고, 입력 엑세스 펄스 발생부(52)는 펄스(plrck)에 동기되어 디플립플롭(35)이 메모리-라이트-스타트 신호(MWRS)를 래치시키면 디플립플롭(33)이 시분할 클럭(sharing-ck)에 동기되어 상기 디플립플롭(35)의 비반전 출력을 래치시키고 상기 디플립플롭(33)의 비반전 출력에 인에이블된 2비트 카운터(34)는 상기 시분할 클럭(sharing-ck)을 계수하여 디플립플롭(32)에 입력시키며 이 디플립플롭(32)은 시스템 클럭(SCLK)에 동기되어 상기 카운터(34)의 출력을 래치하여 앤드게이트(31)에 출력하게 된다.

이때, 디플립플롭(33)의 출력인 입력 엑세스 신호(In-acc)는 메모리 엑세스 제어신호 발생부(53)의 멀티플렉서(25-28)의 선택단(S)에 출력되고 카운터(34)의 2비트 계수 출력마다 앤드게이트(31)가 저전위를 출력하여 디플립플롭(33)을 크리어시킴으로써 상기 카운터(34)의 계수값을 크리어한다.

즉, 시분할 펄스 발생부(51)의 시분할 클럭(sharing-ck)이 2비트의 카운터(34)의 클럭으로 입력되어 하나의 좌우 채널 판별 클럭(LRCK)에서 입력블럭(100)이 메모리(105)를 직접 엑세스하는 구간 즉, 디플립플롭(33)의 비반전 출력으로 입력 엑세스 신호(In-acc)를 발생시켜 에러정정 블럭(200)의 엑세스 구간과 상기 입력블럭(100)의 엑세스 구간을 분리하도록 멀티플렉서(25-28)를 제어함으로써 상기 에러정정 블럭(200)과 입력블럭(100)이 상기 메모리(105)를 엑세스하기 위한 제어 신호를 발생시키게 된다.

이에따라, 디플립플롭(33)의 출력인 입력 엑세스 신호(In-acc)가 고전위이면 메모리 엑세스 제어신호 발생부(53)의 멀티플렉서(25-28)가 입력단(S)을 선택함으로서 상기 멀티플렉서(28)가 멀티플렉서(24)를 통한 지연기(15)의 출력을 선택하여 입력 인에이블 가산 신호(IEna)로 출력하게 된다.

그리고, 디플립플롭(33)의 출력(Q)이 저전위이면 상기 멀티플렉서(25-28)가 입력단(I₀)을 선택함으로 상기 멀티플렉서(27)의 출력이 에러 정정 인에이블 가산신호(EEna)로 출력함과 동시에 상기 멀트플렉서(25)의 출력이 에러 정정 인에이블 데이타(EEnd)로 출력하며 상기 멀티플렉서(26)의 출력이 입력 인에이블 데이타(IEnd)로 출력한다.

이때, 하나의 좌우 채널 판별 클럭(LRCK)내에는 2바이트의 데이타가 있음으로 어느것을 지정할 것인가를 선택하는 하위, 상위 바이트 선택 신호(LSB), (MSB)는 분주기(30)의 비반전, 반전 출력(Q,QN)으로부터 발생되어진다.

즉, 멀티플렉서(26)의 출력인 입력 인에이블 데이타(IEnd)는 인버터(29)를 통해 분주기(30)에 입력되어 상기 분주기(30)의 비반전, 반전 출력(Q)(QN)에서 하위, 상위 바이트 선택 신호(LSB)(MSB)가 출력하게 된다.

그리고, 직/병렬 제어신호 발생부(54)는 메모리-라이트-스타트 신호(MWRS)에 세트된 분주기(61)가 펄스(plrck)에 동기되어 비반전, 반전 출력(Q)(QN)으로 2분주 클럭을 출력하면 앤드게이트(65)는 상기 분주기(61)의 비반전 출력(Q), 분주기(30)의 하위 바이트 선택 신호(LSB)와 멀티플렉서(26)의 출력인 입력 인에이블 데이타(IEnd)를 논리곱하고, 앤드게이트(66)는 상기 디플립플롭(61)의 비반전 출력(Q), 상기 분주기(30)의 상위 바이트 선택 신호(MSB)와 상기 신호(IEnd)를 논리곱하며, 앤드게이트(67)는 상기 디플립플롭(61)의 반전 출력(QN)과 상기 신호(LSB)(IEnd)를 논리곱하고, 앤드게이트(68)는 상기 디플립플롭(61)의 반전 출력(QN)과 상기 신호(MSB)(IEnd)를 논리곱하게 된다.

이에따라, 앤드게이트(65-68)의 출력은 지연기(69-72)를 각기 통해 소정 시간 지연된 후 출력 인에이블 신호(Flsb-OE)(Fmsb-OE)(Slsb-OE)(Smsb-OE)로 각기 직/병렬 변환부(4)의 시프트 레지스터(41)(42)에 출력되고, 상기 앤드게이트(65,66)(67,68)의 출력은 배타적 노아게이트(73)(74)를 통해 각기 논리연산된 후 그 배타적 노아게이트(73)(74)의 출력이 배타적 노아게이트(75)를 통해 논리연산 되어 메모리 라이트 신호(/mem-wr)로 출력하게 된다.

상기에 따른 동작은 제10도의 타이밍도에 도시한 바와 같다.

상기에서 상세히 설명한 바와 같이 본 발명 씨티롬 디코더의 메모리 엑세스 회로는 외부의 메모리를 서로 다른 부분에서 엑세스할 수 있도록 제어신호를 발생시킴으로써 실시간적으로 메모리를 엑세스하여 작업의 능률을 향상시킬 수 있는 효과가 있다.

Claims (7)

1. 디에스피(103)의 직렬 데이타를 병렬 데이타로 변환하여 외부 메모리(105)에 저장하는 입력 블럭(100)과, 상기 메모리(105)의 저장 데이타를 읽어 에러를 정정하여 상기 메모리(105)에 재저장하는 에러정정 블럭(200)과, 시스템 씨피유(107)와 정보를 송수신하는 씨피유 인터페이스부(300)와, 이 씨피유 인터페이스부(300)와 정보를 교환하고 상기 메모리(105)의 저장 데이타를 호스트 컴퓨터(106)에 전송하는 호스트 인터페이스부(400)로 구성한 씨디롬 디코더에 있어서, 상기 입력 블럭(100)은 디에스피(103)의 출력에서 동기신호(syn)를 검출하여 동기신호가 있어야 할 곳에 없으면 동기신호(syn)를 삽입하는 동기 검출 및 삽입부(1)와, 이 동기 검출 및 삽입부(1)의 출력을 재정렬하여 하위비트부터 출력하는 데이타 재정렬부(2)와, 이 데이타 재정렬부(2)의 출력을 디스크램블링하는 디스크램블러(3)와, 이 디스크램블러(3)의 출력을 병렬로 변환하여 출력하는 직/병렬 변환부(4)와, 상기 각 부의 동작 타이밍을 제어하기 위한 신호를 발생시키는 타이밍 발생부(5)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.
2. 제1항에 있어서, 타이밍 발생부(5)는 기준클럭인 시스템 클럭(SCLK)을 입력받아 분주함에 의해 시분할을 위한 신호를 출력하는 시분할 펄스 발생부(51)와, 펄스(plrck)에 동기되어 메모리-라이트-스타트 신호(MWRS)를 래치시켜 상기 시분할 펄스 발생부(51)의 시분할 펄스(sharing-ck)를 계수함에 따라 입력 엑세스 신호(In-acc)를 출력하는 입력 엑세스 제어신호 발생부(53)와, 상기 시분할 펄스 발생부(51)의 출력(sharing-ck)에 따라 호스트 인터베이스부(400)가 메모리(105)를 엑세스하기 위한 신호를 출력하고 상기 입력 엑세스 펄스 발생부(52)의 출력(In-acc)에 따라 입력 블럭(100)과 에러 정정 블럭(200)이 상기 메모리(105)를 엑세스하기 위한 신호를 출력하는 메모리 엑세스 펄스 발생부(52)와, 펄스(plrck), 메모리-라이트-억세스 신호(MWRS)와 상기 입력 엑세스 펄스 발생부(52)의 출력을 연산하여 데이타의 직/병렬 변환을 위한 신호를 발생시키는 직/병렬 제어신호 발생부(54)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.
3. 제2항에 있어서, 시분할 펄스(51)는 시스템 클럭(SCLK)에 따라 리세트신호(/RST)를 래치시키는 디플립플롭(16)과, 이 디플립플롭(16)의 출력에 리세트되어 상기 시스템 클럭과 그 클럭(SCLK)을 반전시킨 인버터(11)의 출력을 각기 2분주하는 분주기(12)(13)와, 이 분주기(12)(13)의 비반전 출력을 노아링하는 노아게이트(14)와, 이 노아게이트(14)의 출력을 소정시간 지연하는 지연기(15)와, 상기 디플립플롭(16)의 출력에 리세트되어 상기 분주기(13)의 반전 출력을 2분주하여 시분할 클럭(sharing-ck)을 출력하는 분주기(17)로 구성하는 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.
4. 제2항에 있어서, 입력 엑세스 펄스 발생부(52)는 좌우 채널 판별 클럭(LRCK)에 따른 펄스(plrck)에 따라 메모리-라이트 -스타트 신호(MWRS)를 래치시키는 디플립플롭(35)과, 시분할 클럭(sharing-ck)에따라 상기 디플립플롭(35)의 출력을 래치하여 입력 엑세스 신호(In-acc)를 출력하는 디플립플롭(33)과, 이 디플립플롭(33)의 출력에 인에이블되어 시분할 클럭(sharing-ck)을 2비트 계수하는 카운터(34)와, 시스템 클럭(SCLK)에 따라 상기 카운터(34)의 출력을 래치시키는 디플립플롭(32)과, 이 디플립플롭(32)의 출력과 상기 시분할 펄스 발생부(51)의 출력을 논리곱하여 상기 디플립플롭(33)(35)을 클리어시키는 앤드게이트(31)로 구성한 씨디롬 디코더의 메모리 엑세스 회로.6
5. 제2항에 있어서, 메모리 엑세스 제어신호 발생부(53)는 시분할 클럭(sharing-ck)에 따라 시분할 펄스 발생부(51)의 분주기(12)의 반전 출력을 입력 단자(I₁)로 선택하여 호스트 인에이블 데이타(HEnd)를 출력하는 멀티플렉서(21)와, 시분할 클럭(sharing-ck)에 따라 상기 시분할 펄스 발생부(51)의 지연부(15)의 출력을 입력단자(I₁)로 선택하여 호스트 인에이블 가산 신호(HEna)를 출력하는 멀티플렉서(23)와, 시분할 클럭(sharing-ck)에 따라 시분할 펄스 발생부(51)의 분주기(12)의 반전 출력을 입력단자(I₀)로 선택하는 멀티플렉서(22)와, 이 멀티플렉서(22)의 출력을 입력 엑세스 신호(In-acc)에 따라 입력단자(I₀)로 선택하여 에러정정 인에이블 데이타(EEnd)를 출력하는 멀티플렉서(25)와, 시분할 클럭(sharing-ck)에 따라 상기 시분할 펄스 발생부(51)의 지연부(15)의 출력을 입력단자(I0)로 선택하여 에러정정 인에이블 가산 신호(EEna)로 출력하는 멀티플렉서(27)와, 입력 엑세스 신호(In-acc)에 따라 상기 멀티플렉서(22)의 출력을 입력 단자(I₀)으로 선택하여 입력 인에이블 데이타(IEnd)로 출력하는 멀티플렉서(26)와, 입력 엑세스 신호(In-acc)에 따라 상기 멀티플렉서(24)의 출력을 입력 단자(I₁)로 선택하여 입력 인에이블 가산 신호(IEna)로 출력하는 멀티플렉서(28)와, 상기 멀티플렉서(26)의 출력(IEnd)을 반전시키는 인버터(29)와, 입력엑세스 신호(In-acc)에 세트되어 상기 인버터(29)의 출력을 분주하여 비반전, 반전 단자(q)(qn)로 하위, 상위 바이트 선택 신호(LSB)(MSB)를 출력하는 분주기(30)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.
6. 제2항에 있어서, 직/병렬 제어신호 발생부(54)는 메모리-라이트-스타트 신호(MWRS)에 세트되어 좌우 채널 판별 신호(LRCK)에 따른 펄스(plrck)를 2분주하는 분주기(61)와, 메모리-라이트-스타트 신호(MWRS)에 크리어되어 상기 펄스(plrck)를 2분주하는 분주기(62)와, 캐치 클럭(CCLK)과 상기 분주기(62)의 반전 출력을 논리 곱하여 1번째 클럭(First-clk)을 출력하는 앤드게이트(63)와, 캐치 클럭(CCLK)과 상기 분주기(62)의 비반전 출력을 논리 곱하여 2번째 클럭(second-clk)을 출력하는 앤드게이트(64)와, 하위 바이트신호(LSB), 입력 인에이블 데이타(IEnd) 및 상기 분주기(61)의 비반전출력을 논리 곱하는 앤드게이트(65)와, 상위 바이트 신호(MSB), 입력 인에이블 데이타(IEnd) 및 상기 분주기(61)의 비반전출력을 논리 곱하는 앤드게이트(66)와, 하위 바이트신호(LSB), 입력 인에이블 데이타(IEnd) 및 상기 분주기(61)의 반전 출력을 논리 곱하는 앤드게이트(67)와, 상위 바이트 신호(MSB), 입력 인에이블 데이타(IEnd) 및 상기 분주기(61)의 반전출력을 논리곱하는 앤드게이트(68)와, 상기 앤드게이트(65-68)의 출력을 각기 소정시간 지연하여 출력 인에이블 신호(Flsb-OE)(Fmsb-OE)(Slsb-OE)(Smsb-OE)를 출력하는 지연기(69∼72)와, 상기 앤드게이트(65,66)(67,68)의 출력을 각기 배타적 노아링하는 배타적 노아게이트(73)(74)와, 이 배타적 노아게이트(73)(74)의 출력을 배타적 노아링하여 메모리 라이트 신호(/mem-wr)를 출력하는 배타적 노아게이트(75)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.
7. 제1항에 있어서, 직/병렬 변환부(4)는 1번째 클럭(first-CLK)에 따라 직렬 데이타를 시프트시키고 1번째 상위 바이트 출력 인에이블 신호(Fmsb-OE)와 하위 바이트 출력 인에이블신호(Flsb-OE)에 따라 병렬 데이타를 출력하는 시프트 레지스터(41)와, 2번째 클럭(second-CLK)에 따라 직렬 데이타를 시프트시키고 2번째 상위 바이트 출력 인에이블신호(Smsb-OE)와 하위 바이트 출력 인에이블신호(Slsb-OE)에 따라 병렬 데이타를 출력하는 시프트 레지스터(42)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.