KR920006845B1 - 인터리빙 회로 - Google Patents

Abstract

내용 없음.

Description

인터리빙 회로

제1a도는 오디오신호의 샘플링 포인트를 나타낸 개략도.

제1b도는 샘플링된 데이타가 디지탈 오디오 테이프상의 A, B트랙상에 인터리빙 되어 실린상태를 나타낸 개략도.

제1c도는 제1b도에서 B트랙의 데이타가 손실되었을때 재생된 오디오 신호의 상태를 나타낸 개략도.

제2도는 본 발명에 의한 인터리빙 회로의 블럭도.

제3도는 DAT 콘퍼런스 포멧에서 제시한 메모리 맵핑의 개략도.

제4도는 모듈 104진 카운터의 하위 8진 카운터의 회로도.

제5도는 모듈 104진 카운터의 상위 12진 카운터의 회로도.

제6도는 블록어드레스의 점핑을 위한 가산기 및 게이트 수단의 회로도.

제7도는 심볼 어드레스를 카운트하기 위한 32진 카운터의 회로도.

제8도는 제4도 내지 제7도에서 발생된 메모리 어드레스 신호의 출력 버퍼링을 위한 출력버퍼 수단 및 래치수단의 회로도.

제9도는 제4도의 동작 타이밍도.

제10a도, 제10b도는 제5도의 동작 타이밍도.

제11도는 제7도의 동작 타이밍도.

제12도는 제8도의 출력 버퍼 수단을 게이트하기 위한 쓰기인에이블신호의 타이밍 관계를 나타낸 파형도.

제13a도, 제13b도는 제8도의 래치수단의 출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : DSP칩 2 : 어드레스 발생회로

3 : 메모리수단 6 : 가산기

7 : 게이트수단 8 : 32진 카운터

9 : 게이트수단 10 : 출력버퍼수단

11 : 래치수단

본 발명은 디지탈 오디오 기기의 인터리빙 회로에 관한 것으로, 특히 DAT(digital Audio Tape Reacoder)에 있어서 메모리 맵핑방식에 의한 인터리빙회로에 관한 것이다.

디지탈 오디오기기, 예컨대 DAT 또는 CDP(Compact Disc Player)등에서는 오디오 신호를 양자화된 데이타로 변환하여 자기 테이프 또는 디스크 등에 기록함으로써 고음질을 제공하는 장치로 그 수요가 증대되고 있다. 이들 장치는 기록 매체의 손상 또는 먼지등의 오염에 기인하여 에러가 발생된다. 특히 관련된 데이타들이 인접하여 있을 경우에 상기한 영향으로 데이타가 손실되었을 때에는 많은 에러가 발생하게 되므로 오류정정이 불가능하게 된다.

따라서, 인접한 데이타를 분산시켜 기록함으로써 에러버스트가 발생되어도 이를 정정할 수 있도록 하기 위하여 인접한 데이타를 분산시켜 기록하는 것을 인터리빙이라 한다.

종래의 인터리빙은 서로 다른 릴레이 타임과 할당된 뚜렷한 심볼을 갖고 있는 릴레이라인의 기능에 의해 이루어지도록 된 것이 국내 특허공고 번호 89-934에 개시되어 있다. 그러나 상기 릴레이 방식의 인터리빙방식은 지연수단, 지연된 데이타를 일시 저장하기 위한 메모리 수단, 이 메모리 수단을 어드레싱 하기 위한 어드레스 카운터 등을 구비하여야 함으로 그 구성이 복잡하였다.

한편, DAT 콘퍼런스에서 제시한 포멧에 의하면, 48K, 44K, 44K-WT 및 32K 샘플링 모드 등이 있는데 포맷이 있는 내용을 그대로 회로화 할 경우, 연산회로가 너무 복잡해지고 이에 따라 연산시간이 길어지므로 A/D 콘버터의 샘플링 주파수와 동시 일치시켜 같은 타임슬롯 안에서 시스템 동작에 필요한 여러 프로그램들을 시분할 하여서 실행시키기 위해서는 상당히 고주파의 시스템 동작 클럭이 필요하였다.

그리고 DAT 포멧에서 제시한 알고리즘을 회로로 직접 실행할 경우 4칙 연산(+, -, ×, ÷)과 비교기등 거의 모든 논리연산회로가 요구되므로 반도체 칩화 하는데 문제점이 많았다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 간단한 회로구성을 가지는 인터리빙 회로를 제공하는데 있다.

본 발명의 다른 목적은 A/D 변환과 동시에 인터리빙을 처리할 수 있는 인터리빙 회로를 제공하는데 있다.

본 발명의 또다른 목적은 반도체 칩화하는데 용이한 인터리빙 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은 샘플링주파수(fs)로 샘플링되어 Nbit로 양자화된 L.R각 채널의 데이타를 N/2bit의 심볼단위로 하여 L채널 우수-R채널우수-L채널기수-R채널기수 순으로 순환하면서 오류정정 코드영역을 제외한 나머지 영역이 4분할된 메모리 영역에 기입함으로써 데이타를 인터리빙하는 디지탈 오디오기기의 인터리빙 회로에 있어서, 상기 샘플링 주파수(fs)를 2배주한 클럭펄스의 매 4회 카운트시마다 상기 메모리영역의 각 분할영역을 상기 순서에 따라 순환지정하면서 우수번째 블록어드레스를 지정하고, 이 우수번째 블록어드레스 지정이 끝난 연후에 동일방식으로 기수번째 블록어드레스를 지정하기 위한 블록어드레스 신호 발생수단; 상기 블록어드레스 신호 발생수단의 블록어드레스의 스캔 횟수를 카운트하고, 매 홀수번째 스캔시마다 인접하는 두 개의 우수번째 심볼어드레스를 순차 지정하고, 매짝수번째 스캔시마다 상기 두개의 우수번째 심볼 어드레스에 교호로 인접하는 두개의 기수번째 심볼어드레스를 순차지정하는 것을 반복 수행하기 위한 심볼 어드레스신호 발생수단; 상기 블록어드레스신호 및 심볼어드레스신호를 상기 메모리의 기입 어드레스 인에이블 신호에 따라 게이트하고 버퍼링하기 위한 출력버퍼수단; 그리고 상기 출력버퍼수단의 출력신호를 상기 클럭펄스를 소정배주한 클럭펄스에 따라 래치하기 위한 래치수단을 구비한 것을 특징으로 한다.

첨부한 도면을 통하여 본 발명을 보다 상세히 설명하면 다음과 같다.

먼저, 본 발명의 이해를 돕기 위하여 인터리빙의 개념을 제1도를 참조하여 설명하기로 한다.

제1a도에서 아날로그적인 오디오 신호는 일정간격으로 순서에 따라 샘플링 되고, 이 샘플링 되고 양자화된 데이타를 제1b도에 도시한 바와 같이 자기 테이프상의 A 트랙에 기수번째 데이타가 실리고 B트랙에 우수번째 데이타가 실리도록 인터리빙 되었다고 할 경우에 테이프상의 B트랙에 실린 데이타가 손실 되더라도 제1c도에 도시한 바와 같이 재생시에 원신호에 유사한 신호를 얻을 수 있다. 더우기 재생할 때 인터플레이션과 오류정정에 의해 잃어버린 데이타를 복원할 경우에는 원음성 신호와 큰 차이없는 음성신호를 청취할 수 있게 된다.

본 발명에서는 DAT 시스템에서 64Kbit 메모리(32Kbit 메모리 2개)의 오류정정을 위한 페리티 영역을 제외한 곳에 48㎑ 샘플링 주파수(fs)에 의해 L/R각 채널 16biT 양자화에 따른 1440샘플분씩(1샘플은 상위 8bit, 하위 bit의 2심볼로 취급)의 데이타를 인터리빙하여 써넣는 회로를 설명할 것이다.

제2도를 참조하면, 본 발명은 32Kbit SRAM 2개로 구성한 64Kbit 메모리수단(3)과, 이 메모리 수단의 각 32Kbit, SRAM을 선택하는 메모리 선택신호, 블록어드레스 신호, 심볼 어드레스 신호를 발생하기 위한 어드레스 신호 발생회로(2)로 구성한다.

상기 어드레스 신호 발생회로(2)는 DAT의 DSP(Digital Signal Processor)칩(1)내에 내장되며 DSP칩(1)은 메모리수단(3)에 쓰기인에이블신호 (

) 및 출력인 에이블신호 (

)를 공급한다.

제2도의 메모리수단(3)은 DAT 시스템의 포멧에 따라 제3도에 도시한 바와 같이 메모리 맵핑된다. 즉 메모리 수단(3)은 두개의 32bit SRAM으로 이루어지고 각 SRAM은 회전 2헤드 방식의 각 헤드의 +, - 애지머스에 대응된다.

32bit SRAM은 블록 어드레스가 0∼127, 심볼 어드레스가 0∼31이다. 하나의 SRAM 블록 어드레스 방향으로 0∼51까지는 우수 L-ch 심볼 데이타의 메모리 영역이며, 52∼75까지는 페리티 데이타의 메모리 영역이며, 76∼127까지는 기수 R-ch 심볼 데이타의 메모리 영역이다. 다른 하나의 SRAM은 0∼51 우수 R-ch, 52∼75까지는 페리티, 76∼127까지는 기수 L-ch 데이타 영역으로 구분된다. 도면에서 점선 화살표 방향의 순서로 순환되면서 각 해당영역의 데이타가 기입되게 된다.

이와 같은 메모리 맵핑방식에 따라 어드레스를 지정하기 위한 어드레스 발생회로(2)의 상세회로도는 제4도∼제8도에 도시되어 있다.

제4도는 블록 어드레스를 카운트 하기 위한 모듈(Module)104진 카운터의 하위 8진 카운터 회로이다.

이 하위 8진 카운터는 48㎑ 샘플링 주파수(fs)를 2배주한 1/4 듀티비의 98㎑ 클럭 펄스(CK)를 계수하여 3bit 2진수를 출력하기 위한 3개의 T형 플립플롭(TFF1-TFF3)과, 8번째 클럭펄스(CK)에 동기되고 클럭펄스의 1주기를 펄스폭으로 하는 펄스신호(PS)를 발생하기 위해 3개의 T형-플립플롭(TFF1-TFF3)의 작 Q출력을 입력으로 하는 NAND 게이트(G1) 및 NAND 게이트(G1)의 출력을 반전시키는 인버터(G2)를 구비한다. 상기 T형 플립플롭(TFF1)의 Q 출력은 클럭펄스를 2분주한 신호로 L/R 채널 선택 신호로 제공된다. T형 플립플롭(TFF2)의 Q 출력은 클럭펄스의 8분주한 신호로 블럭 어드레스의 두번째 bit신호(BA1)로 제공된다. 상기 T형 플립플롭(TFF1, TFF2)의 각 Q 출력은 NOR 게이트(G3)에서 조합되어 상술한 메모리 선택신호, 즉 +, - 애지무스에 대응하는 두개의 3bit SRAM의 선택신호(CS)로 제공된다. 이 하위 8진 카운터의 동작 타이밍도를 제9도에 도시한다.

제5도는 모듈 104진 카운터의 상이 12진 카운터 회로이다. 이 상위 12진 카운터는 상기 펄스신호(PS)를 클럭펄스의 상승단에서 데이타 입력하여 지연 출력하기 위한 D형 플립플롭(DFF1)과, DFF1의 Q 출력을 데이타 입력하여 12진 카운트를 하기 위한 D형 플립플롭(DFF2-DFF6), NOR 게이트(G4∼G7), AND 게이트(G8∼G14), NAND 게이트(G15), NOR 게이트(G16), 인버터(G17∼G22)를 구비한다.

이 12진 카운터는 D형 플립플롭의 데이타 입력을 그 출력상태에 따라 클럭펄스의 하강단에서 어느 일측 상태, 즉 로우 또는 하이 상태로 안정시키기 위해 XOR 게이트를 통하여 입력하고, 또한 데이타 입력을 그 출력의 하이상태에서만 AND 게이트를 통하여 다음단의 데이타로 공급하며, 12번째 데이타입력을 카운트하였을때 상기 NOR 게이트의 출력을 AND 게이트를 통하여 차단하는 각 bit단을 4단 종속 연결한다. 이 4단 종속 연결 구성의 MSB 단과 그 전단의 Q 출력을 NAND 게이트(G15)로 조합하고 이 NAND 게이트(G15)의 출력은 상기 하위 8진 카운터의 반전된 펄스신호 (

)를 NOR 게이트(G16)을 통하여 게이트 한다.

이 NOR 게이트(G16)를 통하여 재반전된 펄스신호 (

)는 DFF6의 데이타 입력되고 104번째 클럭펄스(CK)의 상승단에서 DFF6의 Q출력단자에 전달되어 출력된다. 이 DFF6의 Q출력신호는 인버터(G18)에 의해 반전되어 각 bit단의 입력데이타를 게이트하는 AND 게이트(G11∼G14)의 게이트 신호로 제공된다. 따라서 DFF2-DFF5의 입력 데이타는 104번째 클럭펄스의 하강단에서 로우 상태이므로 펄스신호(PS)의 12개 카운트마다 DFF2-DFF5의 각 Q 출력은 모두 "0"로 리세트되게 된다. DFF2-DFF5의 각 Q 출력들은 각각의 인버터(G19∼G22)를 거쳐서 반전 출력된다. 따라서, 실질적인 출력은 반전되어 나타나므로 12진 카운터는 다운 카운팅을 수행하게 되는 것이다. 이 상위 12진 카운터의 동작 타이밍도를 제10a도, 제10b도에 도시한다.

제6도를 참조하면, 상술한 12진 카운터의 각 출력은 4bit 가산기(6)의 피가수 입력단자(A3, A2, A1, A0)에 공급되어 메모리의 우수 영역에서 기수영역으로 점핑시에만 소정치와 가산된다. 이 가산기(6)에 공급되는 소정치는 본 실시예에서는 우수 영역의 블록 어드레스 값인 십진수 52에 해당된다. 따라서, 가산기(6)의 가수 입력단자(B₃, B₂, B₁, B₀)에 기수영역 선택시마다 2진수 1101(사실상 110100=52임)이 공급되도록 가수입력단자 B₁에는 그라운드 전위를 공급하고 가수 입력단자(B₃, B₂, B₀)에는 제1도의 회로에서 생성된 우수/기수 선택신호(EO)를 공급한다. 가산기(6)의 각 출력(S₃, S₂, S₁, S₀)은 클럭펄스(CK)에 동기시키기 위하여 게이트 수단(7)을 거쳐서 블록 어드레스 신호의 세째자리부터 여섯째자리의 각 비트 신호(BA₂∼BA₅)로 제공된다.

게이트 수단(7)은 클럭펄스(CK)를 4배주한 펄스(4CK)와 8배주한 펄스(8CK)를 NAND 게이트(G23)으로 조합하고, 이 NAND 게이트(G23)의 출력 펄스열로 가산기(6)의 각 출력(S₀, S₁, S₂, S₃)이 각각 입력 되는 NAND 게이트(G24), (G26), (G27) 및 NOR 게이트(G25)를 게이트한다. NOR 게이트(G25)에 공급되는 NAND 게이트(G23)의 출력 펄스열은 인버터(G29)를 통하여 반전된다. 블럭 어드레스 신호의 최상위 비트신호(BA6)는 상기 우수/기수 선택신호(EO)와 상기 NAND 게이트(G23)의 출력 펄스열을 각각 반전시키는 인버터(G30), (G31)와, 이 인버터 출력들을 조합하는 NOR 게이트(G28)로 생성된다.

따라서, 블록 어드레스 신호의 최상위 비트신호(BA6)는 기수 선택시마다 NAND 게이트(G23)의 출력 펄스열이 실리게 되어 클럭 펄스(CK)와 동기되게 된다. 제7도의 회로도는 메모리의 심볼 어드레스를 지정하기 위한 회로를 도시한 것으로 대별하면 32진 카운터(8)와, 게이트 수단(9)으로 이루어진 것이다.

32진 카운터(8)는 매104번째 클럭 펄스(CK)마다 생성되는 제5도의 DFF6의 Q 출력 펄스를 카운트 하여 0∼32 심볼 어드레스를 지정하기 위한 심볼어드레스신호(SA₀, SA₂, SA₂, SA₃, SA₄)중 두번째 비트 SA1을 제외한 나머지 비트 신호를 발생하고, DFF6의 Q 출력펄스의 16번째 카운트시 홀수번째 블록어드레스 지정을 위한 블록어드레스신호의 LSB 신호(BA0)를 발생한다. 이는 D형 플립플롭(DFF7∼DFF11), XOR 게이트(G32∼G40), AND 게이트(G37∼G40)으로 구성된다. 이 32진 카운터의 동작 타이밍도를 제11도에 도시한다.

게이트수단(9)은 클럭펄스를 4배주한 클럭펄스(4CK)와 반전된 8배주 클럭신호(8CK)를 조합하는 NAND 게이트(G46)와, 상기 NAND 게이트(G46)의 출력 펄스열에 의해 상기 32진 카운터(8)의 LSB를 제외한 나머지 반전된 출력 비트 신호를 게이트 하기 위한 NAND 게이트(G47∼G50)와, 그리고 상기 NAND 게이트(G46)의 출력 펄스와, 반전된 8배주 클럭 신호(8CK)를 조합하는 NAND 게이트(G51)를 구비한다. 이 NAND 게이트(G51)의 출력펄스는 매 클럭펄스(CK)마다 16bit 샘플링 데이타의 상위 8bit, 하위 8bit의 두 심볼 데이타를 저장하기 위한 심볼 어드레스를 지정하기 위해 심볼 어드레스 신호의 두번째 비트 신호(SA1)로 제공된다.

제8도는 상술한 제4도로부터 제7도까지의 회로 구성에서 생성된 두개의 32bit SRAM을 선택하기 위한 선택신호(CS), 7bit의 블록 어드레스 신호(BA₀∼BA₆) 및 5bit의 심볼 어드레스 신호(SA₀∼SA₄)를 버퍼링하기 위한 출력 버퍼 수단(10)과 이 출력 버퍼수단(10)을 거친 13bit의 메모리 어드레스 신호를 래치하기 위한 래치수단(11)을 도시한 회로도이다.

출력 버퍼수단(10)은 쓰기 어드레스 인에이블신호(WEN)에 의해 13bit의 어드레스 신호를 게이트하기 위한 NOR 게이트(G57∼G69)와 전원전압(Vcc)에 의해 상기 NOR 게이트(G57∼G69)의 각 출력신호를 게이트하여 래치수단(11) 공급하기 위한 NAND 게이트(G70∼G82)로 이루어진다. 이러한 구성은 게이트 턴오프시 발생할 수 있는 에러를 방지할 수 있다. 래치수단(11)은 클럭펄스를 8배주한 클럭펄스(8CK)의 상승단에서 출력버퍼수단(10)의 13bit 출력신호를 래치하기 위한 D형 플립플롭(DFF12∼DFF24)으로 이루어진다. 출력버퍼수단(10)에 공급되는 쓰기인에이블신호(WEN)의 클럭펄스(CK)와의 타이밍 관계는 제12도에 도시한다. 상기 래치수단(11)의 출력신호의 동작타이밍 도를 제13a도, 제13b도에 도시한다. 이 제13a도, 제13b도에 도시한 바와 같이 매 클럭펄스(CK)마다 심볼어드레스가 두번씩 순차 지정되어 제3도에 도시한 바와 같이 데이타가 기록되게 된다.

이와 같이 구성한 본 발명에서는 샘플링 주파수(fs)를 2배주한 클럭펄스(CK)를 카운터의 기본클럭으로하고 DAT 시스템의 동작에 필요한 다른 프로그램들의 수행을 고려하여 클럭펄스(CK)의 듀티비를 H : L= 1 : 3으로 해서 "H"일때만 인터리빙 수행을 하도록 하고 'L'일때는 기타 시스템의 제동작을 수행하도록 시분할하였다. 따라서 클럭펄스(CK)의 1주기에 L 또는 R 채널 1샘플분(16비트 : 2심볼)의 데이타를 메모리에 쓰기 때문에 1샘플링 주기에 L/R 채널 데이타를 각각 1샘플분씩 메모리에 쓸 수 있다. 결국, A/D 변환의 샘플링 주파수에 동기 일치된 클럭펄스를 기본 클럭으로 하여 메모리의 블록 및 심볼 어드레스를 각각 발생함으로써 A/D 변환과 동시에 인터리빙을 할 수 있다.

Claims (4)

1. 샘플링주파수(fs)로 샘플링되어 Nbit로 양자화된 L.R각 채널의 데이타를 N/2bit의 심볼단위로 하여 L채널우수-R채널우수-L채널기수-R채널기수 순으로 순환하면서 오류정정 코드영역을 제외한 나머지 영역이 4분할된 메모리 영역에 기입함으로써 데이타를 인터리빙하는 디지탈 오디오기기의 인터리빙 회로에 있어서, 상기 샘플링 주파수(fs)를 2배주한 클럭펄스의 매 4회 카운트시마다 메모리영역의 각 분할영역을 상기 순서에 따라 순환지정하면서 우수번째 블록 어드레스를 지정하고, 이 우수번째 블록어드레스 지정이 끝난 연후에 동일방식으로 기수번째 블록어드레스를 지정하기 위한 블록어드레스 신호 발생수단; 상기 블록어드레스 신호 발생수단의 블록어드레스의 스캔횟수를 카운트하고, 매 홀수번째 스캔시마다 인접하는 두 개의 우수번째 심볼어드레스를 순차 지정하고, 매짝수번째 스캔시마다 상기 두개의 우수번째 심볼 어드레스에 교호로 인접하는 두개의 기수번째 심볼 어드레스를 순차지정하는 것을 반복 수행하기 위한 심볼 어드레스신호 발생수단; 상기 블록어드레스신호 및 심볼어드레스신호를 상기 메모리의 기입 어드레스 인에이블 신호에 따라 게이트하고 버퍼링하기 위한 출력버퍼수단; 그리고 상기 출력버퍼수단의 출력신호를 상기 클럭펄스를 소정배주한 클럭펄스에 따라 래치하기 위한 래치수단을 구비한 디지탈 오디오 기기의 인터리빙 회로.
2. 제1항에 있어서, 상기 블록어드레스신호 발생수단은 상기 클럭펄스를 카운트하여 우수 또는 기수번째 블록어드레스의 매 스캔시마다 자동 리세트되는 카운터와, 상기 우수 영역에서 기수영역으로 점핑하기 위해 상기 카운터의 출력값에 일정수를 가산하기 위한 가산기와, 상기 가산기의 출력을 클럭펄스와 동기시키기위한 게이트 수단으로 이루어진 것을 특징으로 하는 디지탈 오디오 기기의 인터리빙 회로.
3. 제2항에 있어서, 상기 심볼 어드레스신호 발생수단은 상기 블록어드레스신호 발생수단의 카운터의 자동리세트 펄스를 카운트하는 카운터와, 이 카운터의 출력을 상기 클럭펄스와 동기시키기 위한 게이트수단으로 이루어진 것을 특징으로 하는 디지탈 오디오 기기의 인터리빙 회로.
4. 제1항에 있어서, 상기 클럭펄스는 1/4 듀티비를 가지며 이 클럭펄스의 하기기간내에서 인터리빙 동작이 수행되는 것을 특징으로 하는 디지탈 오디오 기기의 인터리빙 회로.

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