KR940003393B1

KR940003393B1 - 오디오 인터페이스 회로

Info

Publication number: KR940003393B1
Application number: KR1019920000524A
Authority: KR
Inventors: 심재성
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1992-01-16
Filing date: 1992-01-16
Publication date: 1994-04-21
Also published as: KR930017002A

Abstract

내용 없음.

Description

오디오 인터페이스 회로

제1도는 일반적인 CDP의 시스템도.

제2도는 종래의 오디오 인터페이스 회로도.

제3도는 제2도에 따른 데이타의 리드/라이트 관계를 설명하기 위한 설명도.

제4도는 제2도에 따른 라이트 인에이블 구간의 데이타 유실을 설명하기 위한 설명도.

제5도는 본 발명에 따른 오디오 인터페이스 블럭도.

제6도는 제5도에 따른 일실시예의 회로도.

제7도는 제6도에 따른 각부의 동작 타이밍도.

제8도는 본 발명의 또 다른 실시예의 오디오 인터페이스 회로도.

본 발명은 기록 가능한 콤팩트 디스크 플레이어(Compact Disk Player ; 이하 “CDP”라 칭함)등과 같은 데이타 기록 재생 장치에 관한 것으로, 특히 데이타의 유실을 방지하며 회로를 간단히 구성할 수 있는 오디오 인터페이스 회로에 관한 것이다. 전형적인 기록 가능한 CDP의 엔코딩 시스템은 제1도와 같이 나타난다.

각각의 입력단(CH1, CH2)으로 인가되는 L/R 채널의 아나로그 오디오 신호는 각각 제1, 2LPF(2, 3)에 입력되어 저역 여파된후 제1, 2샘플/홀드부(5, 6)에 의해 샘플 홀드된다.

상기 각기 샘플 홀드된 상기 신호는 제1, 2ADC(8, 9)에 의해 디지탈 데이타로써 출력된다. 오디오 인터페이스부(100)는 상기 제1, 2ADC(8, 9)에서 출력되는 상기 디지탈 데이타를 에러 정정부(200)로 전송하기 위해 상기 디지탈 데이타인 오디오 데이타를 병렬 변환하여 메모리에 저장하는 등의 오디오 데이타 인터페이싱 동작을 행하며, 에러 정정부(Error Correction Part)(200)는 상기 오디오 인터페이스부(100)에서 출력되는 상기 디지탈 데이타를 2중 리드 솔로몬 코드{C1(32, 38), C2(28, 24)}로서 에러 정정한 후 멀티플렉서(40)로 에러 정정된 상기 오디오 데이타와 그에 따른 패리티(parity)를 인가한다.

상기 멀티플렉서(40)에 의해 소정 데이타군으로 다중화된 상기 디지탈 데이타는 변조부(60)에 의해 EFM(Eight fourteen Modulation) 변조 출력되어 출력단(out)으로 제공된다.

여기서 발진기(10)는 미리 설정된 시스템 클럭을 타이밍부(20)로 인가하며 상기 타이밍부(20)는 시간 조정된 상기 클럭을 제1도의 회로 각부의 동작을 위해 제공한다. 또한 동기 발생부(50)는 상기 변조부(60)로 변조에 필요한 프레임 동기 신호를 인가하며, 콘트롤 디스플레이 엔코딩부(30)는 상기 멀티플렉서(40)로 타이밍 정보가 들어 있는 서브코드(subcode)를 인가하며 또한 상기 변조부(60)로 서브 코드 싱크 신호를 인가한다. 여기서 상기 오디오 인터페이스부(100)의 종래의 회로도는 제2도에 나타나 있다.

제2도에서 SIPO(Serial Input Parallel Output)(101)는 제1도의 제1ADC(8) 및 제2ADC(9)에서 소정 주기로 번갈아 인가되는 직렬 데이타인 상기 오디오 데이타를 소정 비트(여기서는 8비트)의 병렬 데이타로 변환하여 램(RAM ; 103)에 인가한다.

상기 램(103)에 인가된 상기 병렬 데이타는 멀티플렉서(102)로 부터 출력되는 라이트 어드레스(write address)에 의해 지정되어 상기 램(103)내의 소정 영역에 기록된다.

이후 상기 기록된 상기 병렬 데이타는 상기 멀티플렉서(103)로 부터 출력되는 리드 어드레스(Read address)에 의해 상기 램(103)으로 부터 읽혀진 후 제1도의 에러 정정부(200)로 출력된다.

여기서 상기 램(103)의 리드 및 라이트에 대한 관계를 설명하기 위해 제3도를 참조하면, 상기 램(103)을 64바이트(byte)라고 가정할 경우 상위 32바이트(A)와 하위 32바이트(B)로 구분한 후 상위 32바이트(A)에 상기 데이타가 라이트될 동안에는 하위 32바이트(B)의 상기 데이타를 리드되도록 하는 것이다. 반대로 상위 32바이트(A)에 상기 데이타가 리드될 동안에는 하위 32바이트(B)에 상기 데이타를 라이트되게 한다. 여기서 제4도를 참조하면, 램(103)의 라이트 인에이블(write enable) 구간에서는 데이타(d1, d2)와 같이 오디오 데이타 및 라이트 어드레스(Ad1, Ad2)가 바뀔 시점에서 이전 어드레스(Ad1)에 새로운 데이타(d2)가 기록이 될 수가 있다. 즉 지연 구간(D)에 의해 상기 데이타의 기록이 잘못되어지므로 데이타의 유실이 발생하는 경우가 있게 된다. 또한 오디오 인터페이스 회로를 구현하기 위해서는 램(103) 및 상기 데이타를 번갈아 리드/라이트하기 위한 멀티플렉서(1023), 그리고 리드/라이트 어드레싱을 하기 위한 별도의 카운터 회로가 필요하였으므로 회로의 구성이 복잡할 뿐 아니라 원가 상승을 초래하였다.

이와 같이 종래에는 오디오 데이타의 유실이 발생되는 문제점 및 회로의 구성이 복잡하고 제품의 가격이 비싼 단점이 있었다.

따라서 본 발명의 목적은 오디오 데이타의 유실을 방지할 수 있는 오디오 인터페이스 회로를 제공함에 있다.

본 발명의 다른 목적은 가격이 저렴하며 회로의 구성이 간단한 오디오 인터페이스 회로를 제공함에 있다.

본 발명의 또 다른 목적은 램등과 같은 메모리가 필요없는 오디오 인터페이스 회로를 제공함에 있다.

본 발명의 여전히 다른 목적은 회로부품의 실장 면적을 개선할 수 있는 오디오 인터페이스 회로를 제공함에 있다.

상기의 목적들을 달성하기 위한 본 발명의 양태에 따르면, 입력되는 직렬 데이타를 인가되는 클럭에 응답하여 병렬 데이타로 변환하기 위한 변환 수단과, 상기 직렬 데이타의 특정 영역을 선택하기 위한 제1, 2선택신호 및 오디오 뮤트선택 신호를 디코딩하여 래치 제어신호 및 뮤트 신호를 출력하는 디코딩 수단과, 상기 직렬 데이타의 채널 클럭의 천이에 응답하여 상기 변환 수단으로 부터 출력되는 상기 병렬 데이타중에서 상기 디코딩 수단의 래치 제어신호가 지정하는 특정 영역 데이타를 래치 출력하기 위한 데이타 래치 수단과, 상기 뮤트 신호가 상기 데이타의 뮤트를 지정하는 레벨의 신호로써 출력되었을 경우에 상기 데이타 래치 수단의 출력단을 뮤트시키기 위한 뮤트 데이타를 생성하는 뮤트 데이타 생성 수단이 상기 오디오 인터페이스 회로내에 마련된다.

이하 본 발명을 첨부한 도면을 참조하여 상세하게 설명한다.

제5도는 본 발명에 따른 오디오 인터페이스 블럭도로서, 상기 변환수단에 대응되는 변환부(110) 및 상기 디코딩 수단에 대응되는 디멀티플렉서(120), 상기 데이타 래치 수단에 대응되는 데이타 래치부(130)와, 상기 뮤트 데이타 생성수단에 대응되는 뮤트 데이타 래치부(140)로 구성되어 있다.

제6도는 상기 제5도에 따른 구체적 일실시예의 회로도로서, 상기 변환부(110)에 대응되는 제1-4직병렬시프트 레지스터(111-114)와, 상기 디멀티플렉서(120)에 대응되는 인버터(INV1) 및 제1디멀티플렉서(121)와, 상기 데이타 래치부(130)에 대응되는 제1-4래치(131-134)와, 상기 뮤트 데이타 래치부(140)에 대응되는 앤드게이트(AND1) 및 제1라인 드라이버(141)로 구성한 예를 보인 것이다.

제7도는 상기 제6도에 따른 각부의 동작 타이밍도로서, 제6도의 각 인용부호를 동일하게 각 파형에 적용 삽입하였다.

제8도는 본 발명의 또 다른 실시예의 오디오 인터페이스 회로도로서, A/D변환기(80)로 부터 출력되는 오디오 데이타가 병렬로써 출력될 경우에는 제1-4래치(81-84)의 입력단을 공통으로 하여 각각 다른 주기로 인가되는 제1-4클럭신호(CK1-CK4)를 인가하도록 함에 의해 오디오 데이타를 인터페이싱하는 구성으로 이루어져 있다.

이하 본 발명의 동작 관계를 상술한 구성에 의거 상세히 기술한다.

제5도 및 제6도를 참조하면, 외부로 부터 인가되는 클럭(SCLK)은 제7도의 파형(SCLK)에 대응되는데, 이는 제1도의 제1ADC(8) 및 제2ADC(9)로 인가되는 시리얼 클럭과 동일하다. 예를들어 제1도의 타이밍부(20)에서 제공되는 채널 클럭이 fs라면 상기 클럭(SCLK)은 32×fs값에 해당한다.

직렬 데이타(SDATA)는 제1도의 제1, 2ADC(8, 9)로 부터 인가되는데, 제7도의 파형(SDATA)에 대응된다.

또한 상기 채널 클럭은 제7도의 파형에 대응된다.

제1, 2선택신호(LATø, LAT1)는 제도의 에러 정정부(200)가 상기 오디오 데이타인 병렬 데이타를 캐취(catch)하기 위해 제공하는 신호로서, 제7도의 파형(LATø, LAT1)에 대응된다.

오디오 뮤트 선택신호(MUTE)는 시스템의 마이컴 등과 같은 제어부에서 오디오 데이타를 뮤트시키기 위해 인가하는 신호로서, 예를들어 제7도의 파형(MUTE)과 같이 나타난다.

따라서 제5도의 디멀티플렉서(120)는 상기 제1, 2선택신호(LATø, LAT1) 및 오디오 뮤트 선택신호(MUTE)를 입력하여 래치 제어신호 및 뮤트 신호를 출력한다.

여기서 상기 래치 제어신호는 상기 데이타 래치부(130)로 인가되며, 뮤트 신호는 상기 뮤트 데이타 래치부(140)로 인가된다.

또한 여기서 상기 디멀티플렉서(120)에서 출력되는 뮤트 신호는 “하이” 또는 “로우”레벨의 형태로, 뮤트를 해제시키기 위한 신호 또는 뮤트용 신호이다.

제5도를 상세히 설명하기 위해 제6도를 참조하면, 상기 변환부(110)에 대응되는 제1-4직병렬 시프트 레지스터(111-114)는 상기 클럭(SCLK) 및 상기 직렬 데이타(SDATA)를 입력하여 병렬로 시프팅 출력한다.

여기서 상기 제1-4직병렬 시프트 레지스터(111-114)는 고속 8비트형 직렬 입력 병렬 출력 레지스터로서 범용 IC “74LS164” 또는 “74HC164”로 구현 가능하다.

또한 상기 데이타 래치부(130)에 대응되는 제1-4래치(131-134)는 상기 제1-4직병렬 시프트 레지스터(111-114)의 각 출력단(Q0-Q7)에 입력단(D0-D7)이 각기 연결되어, 상기 제1디멀티플렉서(121)의 래치 제어신호 즉, 제7도의 파형(131-134)에 따라 상기 제1-4직병렬 시프트 레지스터(111-114)의 각 출력단(Q0-Q7)중의 출력 하나(Q0-Q7)를 선택하여 출력단(out)으로 래치 출력한다.

즉 상기 제1-4래치(131-134)는 범용 IC “74LS574” 또는 “74HC574”로써 구현 가능하며, 상기 제1디멀티플렉서(121)에서 인가되는 상기 래치 제어 신호가 아웃 인에이블(OE) 단자에 각기 연결된 것을 알 수 있다. 또한 상기 제1-4래치(131-134)의 클럭단(CLK)에는 상기 채널 클럭이 공통 입력된다.

상기 제1디멀티플렉서(121)는 저전력 쇼트키 장벽을 갖는 다이오드를 채용한 범용 IC “74LS138”로서 구현 가능하다.

따라서 상기 오디오 뮤트 선택신호(MUTE)가 제7도에서 “하이”레벨을 유지하고 있는 기간동안 상기 제6도의 출력단(out)으로는 파형(out)이 순차적으로 출력되어짐을 알 수 있다. 그러므로 종래와 같은 오디오 데이타의 유실이 일어나지 않으며 또한 램 등과 같은 메모리가 필요치 않게 됨을 알 수 있게 된다.

또한 상기 오디오 뮤트 선택신호(MUTE)가 “로우”인 기간에는 인버터(INV1)에 의해 “하이”신호가 제1디멀티플렉서(121)의 입력단(A2)에 인가되므로 앤드게이트(AND1)의 출력은 반드시 “로우”가 되어짐을 제7도의 파형(141)으로서 알 수 있다. 따라서 상기 뮤트 데이타 래치부(130)에 포함되는 제1라인 드라이버(141)는 상기 출력단(out)을 뮤트시키기 위한 뮤트 데이타를 출력한다. 여기서 상기 제1라인 드라이버(141)는 3상태 출력을 갖는 버퍼로서 범용 IC “74LS541”가 적당하다.

따라서 상기 오디오 뮤트 선택신호(MUTE)가 “로우”일 경우에는 상기 제1, 2선택신호(LATø, LAT1)에 상관없이 제1도의 에러 정정부(200)로 입력되는 오디오 데이타는 제로가 된다.

따라서 4바이트(32비트)의 오디오 데이타는 뮤트 해제 기간동안에는 L채널, MSB, L채널 LSB, R채널 MSB, R채널 LSB의 순으로 인터페이싱되어져 에러 정정부(200)로 인가되고, 뮤트 기간에는 ø가 인가됨을 알 수 있다.

제8도는 A/D 변환기(80)의 출력이 직렬 데이타로 출력이 아닐 경우 즉, 병렬 데이타로 출력될때는 상기 제5도의 변환부(110)마저도 생략할 수 있음을 알 수 있게 된다.

이러한 경우에는 상기 변환부(110)가 없게 되는 대신에 제1-4래치(81-84)로 인가되는 제1-4클럭(CLK1-CLK4)을 발생시키는 회로가 별도로 만들어져야 할 것이다.

이상에서 설명한 바와 같이 본 발명의 기본 정의를 벗어나지 않는한 여러가지 변화와 변형이 가능한 것을 알 수 있고 이 분야의 통상의 지식을 가진자라면 본 발명의 고상한 실시예를 이해할 수 있을 것이다.

상술한 바와 같이 본 발명은 오디오 인터페이스 회로에 있어서 데이타의 유실을 방지하며, 회로를 간단히 구현할 수 있는 이점이 있게 된다.

Claims

데이타 기록 재생장치에 있어서, 입력되는 직렬 데이타를 인가되는 클럭에 응답하여 병렬 데이타로 변환하기 위한 변환 수단과, 상기 직렬 데이타의 특정 영역을 선택하기 위한 제1, 2선택신호 및 오디오 뮤트선택 신호를 디코딩하여 래치 제어신호 및 뮤트 신호를 출력하는 디코딩 수단과, 상기 직렬 데이타의 채널 클럭의 천이에 응답하여 상기 변환 수단으로 부터 출력되는 상기 병렬 데이타 중에서 상기 디코딩 수단의 래치 제어신호가 지정하는 특정 영역 데이타를 래치 출력하기 위한 데이타 래치 수단과, 상기 뮤트 신호가 상기 데이타의 뮤트를 지정하는 레벨의 신호로써 출력되었을 경우에 상기 데이타 래치 수단의 출력단을 뮤트시키기 위한 뮤트 데이타를 생성하는 뮤트 데이타 생성 수단으로 구성됨을 특징으로 하는 오디오 인터페이스 회로.
제1항에 있어서, 상기 변환수단이 제1-4직병렬 시프트 레지스터(111-114)로 구성됨을 특징으로 하는 오디오 인터페이스 회로.
제2항에 있어서, 상기 디코딩 수단이 제1멀티플렉서(121)로 구성됨을 특징으로 하는 오디오 인터페이스 회로.
제3항에 있어서, 상기 데이타 래치 수단이 제1-4래치(131-134)로 구성됨을 특징으로 하는 오디오 인터페이스 회로.
제4항에 있어서, 상기 뮤트 데이타 생성수단이 제1라인 드라이버(141)로 구성됨을 특징으로 하는 오디오 인터페이스 회로.
제2항에 있어서, 상기 디코딩 수단이 인버터(INV1)와, 상기 인버터(INV1)에 연결된 제1멀티플렉서(121)로 구성됨을 특징으로 하는 오디오 인터페이스 회로.
데이타 기록 재생장치의 오디오 인터페이스 회로에 있어서, 입력되는 직렬 데이타를 인가되는 클럭에 응답하여 병렬 데이타로 변환하기 위한 변환 수단과, 상기 직렬 데이타의 특정 영역을 선택하기 위한 제1, 2선택 신호를 디코딩하여 래치 제어신호를 출력하는 디코딩 수단과, 상기 직렬 데이타의 채널 클럭의 천이에 응답하여 상기 변환 수단으로 부터 출력되는 상기 병렬 데이타중에서 상기 디코딩 수단의 래치 제어신호가 지정하는 특정 영역 데이타를 래치 출력하기 위한 데이타 래치 수단으로 구성됨을 특징으로 하는 오디오 인터페이스 회로.