JP3160331B2 - パルス幅変調装置 - Google Patents
パルス幅変調装置Info
- Publication number
- JP3160331B2 JP3160331B2 JP28509391A JP28509391A JP3160331B2 JP 3160331 B2 JP3160331 B2 JP 3160331B2 JP 28509391 A JP28509391 A JP 28509391A JP 28509391 A JP28509391 A JP 28509391A JP 3160331 B2 JP3160331 B2 JP 3160331B2
- Authority
- JP
- Japan
- Prior art keywords
- selector
- data
- pulse width
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パルス幅変調装置（Ｐ
ＷＭ：Pulse Width Modulator 装置）に関する。
ＷＭ：Pulse Width Modulator 装置）に関する。
【０００２】従来、Ｄ／Ａ変換装置として一般にＰＷＭ
装置が使用されており、このＰＷＭ装置において、ｎビ
ットの入力データをＤ／Ａ変換する場合、出力できる波
形は２n 種類である。すなわち、出力できる波形として
は、“Ｌ”レベルのフラットな波形（“ＬＬ…ＬＬ”）
から波形（“ＨＨ…ＨＨＬ”）の２n 種類、あるいは、
波形（“ＨＬＬ…ＬＬ”）から“Ｈ”レベルのフラット
な波形（“ＨＨ…ＨＨ”）の２n 個であり、２n 種類の
Ｄ／Ａ変換が可能である。ところが、“Ｌ”レベルのフ
ラットな波形（“ＬＬ…ＬＬ”）から“Ｈ”レベルのフ
ラットな波形（“ＨＨ…ＨＨ”）まで任意に出力する場
合に必要とされる波形は２n ＋１種類である。このた
め、従来のＰＷＭ装置では、必要とされる波形が１種類
不足することとなり、Ｄ／Ａ変換の効率が低いという問
題がある。
装置が使用されており、このＰＷＭ装置において、ｎビ
ットの入力データをＤ／Ａ変換する場合、出力できる波
形は２n 種類である。すなわち、出力できる波形として
は、“Ｌ”レベルのフラットな波形（“ＬＬ…ＬＬ”）
から波形（“ＨＨ…ＨＨＬ”）の２n 種類、あるいは、
波形（“ＨＬＬ…ＬＬ”）から“Ｈ”レベルのフラット
な波形（“ＨＨ…ＨＨ”）の２n 個であり、２n 種類の
Ｄ／Ａ変換が可能である。ところが、“Ｌ”レベルのフ
ラットな波形（“ＬＬ…ＬＬ”）から“Ｈ”レベルのフ
ラットな波形（“ＨＨ…ＨＨ”）まで任意に出力する場
合に必要とされる波形は２n ＋１種類である。このた
め、従来のＰＷＭ装置では、必要とされる波形が１種類
不足することとなり、Ｄ／Ａ変換の効率が低いという問
題がある。
【０００３】そこで、“Ｌ”レベルのフラットな波形
（“ＬＬ…ＬＬ”）から“Ｈ”レベルのフラットな波形
（“ＨＨ…ＨＨ”）まで任意に出力することにより、Ｄ
／Ａ変換の効率を向上させることが望まれている。
（“ＬＬ…ＬＬ”）から“Ｈ”レベルのフラットな波形
（“ＨＨ…ＨＨ”）まで任意に出力することにより、Ｄ
／Ａ変換の効率を向上させることが望まれている。
【０００４】
【従来の技術】図５には、従来のパルス幅変調装置が示
されている。図５（Ａ）において、パルス幅変調装置
は、パルス幅発生器１０を含み、該パルス幅発生器１０
は、入力クロック１２により同期をとられながら、デジ
タルの入力データ１４をパルス幅変調し、該パルス幅変
調されたＰＷＭ出力信号１６を出力する。
されている。図５（Ａ）において、パルス幅変調装置
は、パルス幅発生器１０を含み、該パルス幅発生器１０
は、入力クロック１２により同期をとられながら、デジ
タルの入力データ１４をパルス幅変調し、該パルス幅変
調されたＰＷＭ出力信号１６を出力する。
【０００５】図５（Ｂ）は、図５（Ａ）のパルス幅変調
装置のタイミングチャートを示す。この図５（Ｂ）で
は、２ビットの入力データ１４をパルス幅変調する場合
が示されており、時間ｔ1 〜ｔ4 で１つの入力データ１
４がパルス幅変調され、同様にして、時間ｔ5 〜ｔ8 で
１つの入力データ１４がパルス幅変調される。ここで、
時間ｔ1 〜ｔ4 について考えると、入力データ１４が
“００”の場合には、時間ｔ1 〜ｔ4 の全てで“Ｌ”レ
ベルであるＰＷＭ出力信号１６が出力され、入力データ
１４が“０１“の場合には、時間ｔ1 で“Ｈ”レベルで
あり時間ｔ2 〜ｔ4 で“Ｌ”レベルであるＰＷＭ出力信
号１６が出力される。同様にして、入力データ１４が
“１０”の場合には、時間ｔ1 〜ｔ2 で“Ｈ”レベルで
あり時間ｔ3 〜ｔ4 で“Ｌ”レベルであるＰＷＭ出力信
号１６が出力され、入力データ１４が“１１”の場合に
は、時間ｔ1 〜ｔ3 で“Ｈ”レベルであり時間ｔ4 で
“Ｌ”レベルであるＰＷＭ出力信号１６が出力される。
装置のタイミングチャートを示す。この図５（Ｂ）で
は、２ビットの入力データ１４をパルス幅変調する場合
が示されており、時間ｔ1 〜ｔ4 で１つの入力データ１
４がパルス幅変調され、同様にして、時間ｔ5 〜ｔ8 で
１つの入力データ１４がパルス幅変調される。ここで、
時間ｔ1 〜ｔ4 について考えると、入力データ１４が
“００”の場合には、時間ｔ1 〜ｔ4 の全てで“Ｌ”レ
ベルであるＰＷＭ出力信号１６が出力され、入力データ
１４が“０１“の場合には、時間ｔ1 で“Ｈ”レベルで
あり時間ｔ2 〜ｔ4 で“Ｌ”レベルであるＰＷＭ出力信
号１６が出力される。同様にして、入力データ１４が
“１０”の場合には、時間ｔ1 〜ｔ2 で“Ｈ”レベルで
あり時間ｔ3 〜ｔ4 で“Ｌ”レベルであるＰＷＭ出力信
号１６が出力され、入力データ１４が“１１”の場合に
は、時間ｔ1 〜ｔ3 で“Ｈ”レベルであり時間ｔ4 で
“Ｌ”レベルであるＰＷＭ出力信号１６が出力される。
【０００６】以上のように、図５のパルス幅変調装置に
よれば、２ビットの入力データ１４（“００”、“０
１”、“１０”、“１１”）を４種類のＰＷＭ出力信号
１６にパルス幅変調することができる。
よれば、２ビットの入力データ１４（“００”、“０
１”、“１０”、“１１”）を４種類のＰＷＭ出力信号
１６にパルス幅変調することができる。
【０００７】次に、図６には、上記図５のパルス幅変調
装置が詳細に示されている。図６（Ａ）において、分周
回路１８は、直列に接続された第１分周器２０及び第２
分周器２２を含む。第１分周器２０には、入力パルス２
４が供給され、該第１分周器２０は、入力パルス２４に
基づいて第１クロック２６を第２分周器２２に供給し、
該第２分周器２２は、第１クロック２６に基づいて第２
クロック２８を出力する。そして、第１クロック２６及
び第２クロック２８により入力クロック１２が構成さ
れ、該入力クロック１２は、パルス幅発生器１０に供給
される。また、パルス幅発生器１０には、下位ビット１
４ａ及び上位ビット１４ｂから成る２ビットの入力デー
タ１４が供給され、該パルス幅発生器１０は、入力クロ
ック１２により同期をとられながら、入力データ１４を
パルス幅変調し、ＰＷＭ出力信号１６を出力する。
装置が詳細に示されている。図６（Ａ）において、分周
回路１８は、直列に接続された第１分周器２０及び第２
分周器２２を含む。第１分周器２０には、入力パルス２
４が供給され、該第１分周器２０は、入力パルス２４に
基づいて第１クロック２６を第２分周器２２に供給し、
該第２分周器２２は、第１クロック２６に基づいて第２
クロック２８を出力する。そして、第１クロック２６及
び第２クロック２８により入力クロック１２が構成さ
れ、該入力クロック１２は、パルス幅発生器１０に供給
される。また、パルス幅発生器１０には、下位ビット１
４ａ及び上位ビット１４ｂから成る２ビットの入力デー
タ１４が供給され、該パルス幅発生器１０は、入力クロ
ック１２により同期をとられながら、入力データ１４を
パルス幅変調し、ＰＷＭ出力信号１６を出力する。
【０００８】以下、図６（Ｂ）のタイミングチャートを
参照しながら、図６（Ａ）のパルス幅変調装置の作用を
説明する。入力クロック１２は、第１クロック２６及び
第２クロック２８から構成され、第１クロック２６は、
時間ｔ1 、ｔ3 、ｔ5 、ｔ7 で“Ｈ”レベルであり、時
間ｔ2 、ｔ4 、ｔ6 、ｔ8 、ｔ10で“Ｌ”レベルであ
る。また、第２クロック２８は、第１クロック２６を分
周したものであり（図６（Ａ）参照）、時間ｔ1 〜
ｔ 2 、ｔ5 〜ｔ6 、ｔ9 〜ｔ10で“Ｈ”レベルであり、
時間ｔ3 〜ｔ4 、ｔ7 〜ｔ 8 で“Ｌ”レベルである。
参照しながら、図６（Ａ）のパルス幅変調装置の作用を
説明する。入力クロック１２は、第１クロック２６及び
第２クロック２８から構成され、第１クロック２６は、
時間ｔ1 、ｔ3 、ｔ5 、ｔ7 で“Ｈ”レベルであり、時
間ｔ2 、ｔ4 、ｔ6 、ｔ8 、ｔ10で“Ｌ”レベルであ
る。また、第２クロック２８は、第１クロック２６を分
周したものであり（図６（Ａ）参照）、時間ｔ1 〜
ｔ 2 、ｔ5 〜ｔ6 、ｔ9 〜ｔ10で“Ｈ”レベルであり、
時間ｔ3 〜ｔ4 、ｔ7 〜ｔ 8 で“Ｌ”レベルである。
【０００９】図６（Ｂ）では、２ビットの入力データ１
４をパルス幅変調する場合が示されており、時間ｔ1 〜
ｔ4 で１つの入力データ１４がパルス幅変調され、同様
にして、時間ｔ5 〜ｔ8 で１つの入力データ１４がパル
ス幅変調される。ここで、時間ｔ1 〜ｔ4 でのパルス幅
変調と時間ｔ5 〜ｔ8 でのパルス幅変調とは同様である
ので、以下、時間ｔ1 〜ｔ4 でのパルス幅変調について
考える。
４をパルス幅変調する場合が示されており、時間ｔ1 〜
ｔ4 で１つの入力データ１４がパルス幅変調され、同様
にして、時間ｔ5 〜ｔ8 で１つの入力データ１４がパル
ス幅変調される。ここで、時間ｔ1 〜ｔ4 でのパルス幅
変調と時間ｔ5 〜ｔ8 でのパルス幅変調とは同様である
ので、以下、時間ｔ1 〜ｔ4 でのパルス幅変調について
考える。
【００１０】入力データ１４が“００”の場合には、Ｐ
ＷＭ出力信号１６は、時間ｔ1 〜ｔ 4 の全てで“Ｌ”レ
ベルである。入力データ１４が“０１”の場合には、Ｐ
ＷＭ出力信号１６は、第１クロック２６に基づき、時間
ｔ1 で“Ｈ”レベルである。
ＷＭ出力信号１６は、時間ｔ1 〜ｔ 4 の全てで“Ｌ”レ
ベルである。入力データ１４が“０１”の場合には、Ｐ
ＷＭ出力信号１６は、第１クロック２６に基づき、時間
ｔ1 で“Ｈ”レベルである。
【００１１】入力データ１４が“１０”の場合には、Ｐ
ＷＭ出力信号１６は、第２クロック２８に基づき、時間
ｔ1 〜ｔ2 で“Ｈ”レベルである。入力データ１４が
“１１”の場合には、ＰＷＭ出力信号１６は、第１クロ
ック２６及び第２クロック２８に基づき、時間ｔ1 〜ｔ
3 で“Ｈ”レベルである。
ＷＭ出力信号１６は、第２クロック２８に基づき、時間
ｔ1 〜ｔ2 で“Ｈ”レベルである。入力データ１４が
“１１”の場合には、ＰＷＭ出力信号１６は、第１クロ
ック２６及び第２クロック２８に基づき、時間ｔ1 〜ｔ
3 で“Ｈ”レベルである。
【００１２】以上のように、図６のパルス幅変調装置に
よれば、第１クロック２６及び第２クロック２８に基づ
いて、２ビットの入力データ１４（“００”、“０
１”、“１０”、“１１”）を４種類のＰＷＭ出力信号
１６（時間ｔ1 〜ｔ4 で“Ｌ”レベル、時間ｔ1 で
“Ｈ”レベル、時間ｔ1 〜ｔ2 で“Ｈ”レベル、時間ｔ
1 〜ｔ 3 で“Ｈ”レベル）にパルス幅変調することがで
きる。
よれば、第１クロック２６及び第２クロック２８に基づ
いて、２ビットの入力データ１４（“００”、“０
１”、“１０”、“１１”）を４種類のＰＷＭ出力信号
１６（時間ｔ1 〜ｔ4 で“Ｌ”レベル、時間ｔ1 で
“Ｈ”レベル、時間ｔ1 〜ｔ2 で“Ｈ”レベル、時間ｔ
1 〜ｔ 3 で“Ｈ”レベル）にパルス幅変調することがで
きる。
【００１３】
【発明が解決しようとする課題】従来のパルス幅変調装
置において、ｎビットの入力データをパルス幅変調する
場合、２n 種類のＰＷＭ出力信号を得ることができる。
ところが、“Ｌ”レベルのフラットなＰＷＭ出力信号
（“ＬＬ…ＬＬ”）から“Ｈ”レベルのフラットなＰＷ
Ｍ出力信号（“ＨＨ…ＨＨ”）まで任意に出力したい場
合を考えると、必要とされるＰＷＭ出力信号は、２n ＋
１種類である。
置において、ｎビットの入力データをパルス幅変調する
場合、２n 種類のＰＷＭ出力信号を得ることができる。
ところが、“Ｌ”レベルのフラットなＰＷＭ出力信号
（“ＬＬ…ＬＬ”）から“Ｈ”レベルのフラットなＰＷ
Ｍ出力信号（“ＨＨ…ＨＨ”）まで任意に出力したい場
合を考えると、必要とされるＰＷＭ出力信号は、２n ＋
１種類である。
【００１４】従って、従来のパルス幅変調装置では、
（２n ＋１）−２n ＝１すなわち１種類のＰＷＭ出力信
号が不足することになり、Ｄ／Ａ変換の効率が低いとい
う問題があった。
（２n ＋１）−２n ＝１すなわち１種類のＰＷＭ出力信
号が不足することになり、Ｄ／Ａ変換の効率が低いとい
う問題があった。
【００１５】上記の問題点を、図５、図６のパルス幅変
調装置を例にとり、詳述する。図５、図６のパルス幅変
調装置では、２ビットの入力データ１４（“００”、
“０１”、“１０”、“１１”）から４種類のＰＷＭ出
力信号１６（“ＬＬＬＬ”、“ＨＬＬＬ”、“ＨＨＬ
Ｌ”、“ＨＨＨＬ”）を得ることができる（図５
（Ｂ）、図６（Ｂ）参照）。ところが、“Ｌ”レベルの
フラットなＰＷＭ出力信号１６（“ＬＬＬＬ”）から
“Ｈ”レベルのフラットなＰＷＭ出力信号１６（“ＨＨ
ＨＨ”）まで任意に出力したい場合を考えると、５種類
のＰＷＭ出力信号１６が必要である。すなわち、“ＬＬ
ＬＬ”、“ＨＬＬＬ”、“ＨＨＬＬ”、“ＨＨＨＬ”、
“ＨＨＨＨ”の５種類のＰＷＭ出力信号１６が必要とな
る。
調装置を例にとり、詳述する。図５、図６のパルス幅変
調装置では、２ビットの入力データ１４（“００”、
“０１”、“１０”、“１１”）から４種類のＰＷＭ出
力信号１６（“ＬＬＬＬ”、“ＨＬＬＬ”、“ＨＨＬ
Ｌ”、“ＨＨＨＬ”）を得ることができる（図５
（Ｂ）、図６（Ｂ）参照）。ところが、“Ｌ”レベルの
フラットなＰＷＭ出力信号１６（“ＬＬＬＬ”）から
“Ｈ”レベルのフラットなＰＷＭ出力信号１６（“ＨＨ
ＨＨ”）まで任意に出力したい場合を考えると、５種類
のＰＷＭ出力信号１６が必要である。すなわち、“ＬＬ
ＬＬ”、“ＨＬＬＬ”、“ＨＨＬＬ”、“ＨＨＨＬ”、
“ＨＨＨＨ”の５種類のＰＷＭ出力信号１６が必要とな
る。
【００１６】従って、図５、図６のパルス幅変調装置で
は、５−４＝１すなわち１種類のＰＷＭ出力信号１６が
不足することとなり、Ｄ／Ａ変換の効率が低い。具体的
には、図５（Ｂ）、図６（Ｂ）においてそれぞれ符号３
０、３２で示される“ＨＨＨＨ”のＰＷＭ出力信号１６
が不足することになる。
は、５−４＝１すなわち１種類のＰＷＭ出力信号１６が
不足することとなり、Ｄ／Ａ変換の効率が低い。具体的
には、図５（Ｂ）、図６（Ｂ）においてそれぞれ符号３
０、３２で示される“ＨＨＨＨ”のＰＷＭ出力信号１６
が不足することになる。
【００１７】本発明は、上記課題に鑑み為されたもので
あり、その目的は、“Ｌ”レベルのフラットなＰＷＭ出
力信号（“ＬＬ…ＬＬ”）から“Ｈ”レベルのフラット
なＰＷＭ出力信号（“ＨＨ…ＨＨ”）まで任意に出力す
ることにより、Ｄ／Ａ変換の効率を向上させることがで
きるパルス幅変調装置を提供することにある。
あり、その目的は、“Ｌ”レベルのフラットなＰＷＭ出
力信号（“ＬＬ…ＬＬ”）から“Ｈ”レベルのフラット
なＰＷＭ出力信号（“ＨＨ…ＨＨ”）まで任意に出力す
ることにより、Ｄ／Ａ変換の効率を向上させることがで
きるパルス幅変調装置を提供することにある。
【００１８】
【課題を解決するために手段】上記の課題を解決するた
めに、第１の発明は、供給されたデジタルのデータの一
部である入力データと、前記データの他の一部であって
セレクタ部を制御するセレクタ部制御信号と、を格納す
るデータレジスタと、当該データレジスタから出力され
る前記入力データに基づいて、パルス幅変調された出力
信号を出力するパルス幅発生器と、当該パルス幅発生器
からの出力信号と前記セレクタ部制御信号とを受け取る
前記セレクタ部と、を備えるパルス幅変調装置であっ
て、前記セレクタ部制御信号は前記データの最上位ビッ
トとして当該データ内に含まれており、前記データレジ
スタが前記データを一回読み取ることにより当該データ
レジスタに対する前記入力データの格納及び前記セレク
タ部制御信号の格納が同時に行われると共に、当該セレ
クタ部制御信号は、前記パルス幅発生器に入力されるべ
き前記入力データと同じタイミングで一セットとして前
記データレジスタから出力されて前記セレクタ部に入力
され、前記セレクタ部は、前記セレクタ部制御信号に基
づいて、前記出力信号と、"Ｈ"レベル信号又は"Ｌ"レベ
ル信号のうちのいずれか一方と、のうちのいずれか一方
を選択的に出力するように構成される。また、第２の発
明は、供給されたデジタルのデータの一部である入力デ
ータと、前記データの他の一部であってセレクタ部を制
御するセレクタ部制御信号と、を格納するデータレジス
タと、当該データレジスタから出力される前記入力デー
タに基づいて、パルス幅変調された出力信号を出力する
パルス幅発生器と、当該パルス幅発生器からの出力信号
と前記セレクタ部制御信号とを受け取る前記セレクタ部
と、を備えるパルス幅変調装置であって、前記セレクタ
部制御信号を格納するセレクタ部制御レジスタは、前記
データレジスタの最上位ビットとして配置されており、
前記データレジスタが前記データを一回読み取ることに
より当該データレジスタに対する前記入力データの格納
及び前記セレクタ部制御信号の格納が同時に行われると
共に、当該セレクタ部制御信号は、前記パルス幅発生器
に入力されるべき前記入力データと同じタイミングで一
セットとして前記セレクタ部制御レジスタから出力され
て前記セレクタ部に入力され、前記セレクタ部は、前記
セレクタ部制御レジスタからのセレクタ部制御信号に基
づいて、前記出力信号と、"Ｈ"レベル信号又は"Ｌ"レベ
ル信号のうちのいずれか一方と、のうちのいずれか一方
を選択的に出力するように構成される。
めに、第１の発明は、供給されたデジタルのデータの一
部である入力データと、前記データの他の一部であって
セレクタ部を制御するセレクタ部制御信号と、を格納す
るデータレジスタと、当該データレジスタから出力され
る前記入力データに基づいて、パルス幅変調された出力
信号を出力するパルス幅発生器と、当該パルス幅発生器
からの出力信号と前記セレクタ部制御信号とを受け取る
前記セレクタ部と、を備えるパルス幅変調装置であっ
て、前記セレクタ部制御信号は前記データの最上位ビッ
トとして当該データ内に含まれており、前記データレジ
スタが前記データを一回読み取ることにより当該データ
レジスタに対する前記入力データの格納及び前記セレク
タ部制御信号の格納が同時に行われると共に、当該セレ
クタ部制御信号は、前記パルス幅発生器に入力されるべ
き前記入力データと同じタイミングで一セットとして前
記データレジスタから出力されて前記セレクタ部に入力
され、前記セレクタ部は、前記セレクタ部制御信号に基
づいて、前記出力信号と、"Ｈ"レベル信号又は"Ｌ"レベ
ル信号のうちのいずれか一方と、のうちのいずれか一方
を選択的に出力するように構成される。また、第２の発
明は、供給されたデジタルのデータの一部である入力デ
ータと、前記データの他の一部であってセレクタ部を制
御するセレクタ部制御信号と、を格納するデータレジス
タと、当該データレジスタから出力される前記入力デー
タに基づいて、パルス幅変調された出力信号を出力する
パルス幅発生器と、当該パルス幅発生器からの出力信号
と前記セレクタ部制御信号とを受け取る前記セレクタ部
と、を備えるパルス幅変調装置であって、前記セレクタ
部制御信号を格納するセレクタ部制御レジスタは、前記
データレジスタの最上位ビットとして配置されており、
前記データレジスタが前記データを一回読み取ることに
より当該データレジスタに対する前記入力データの格納
及び前記セレクタ部制御信号の格納が同時に行われると
共に、当該セレクタ部制御信号は、前記パルス幅発生器
に入力されるべき前記入力データと同じタイミングで一
セットとして前記セレクタ部制御レジスタから出力され
て前記セレクタ部に入力され、前記セレクタ部は、前記
セレクタ部制御レジスタからのセレクタ部制御信号に基
づいて、前記出力信号と、"Ｈ"レベル信号又は"Ｌ"レベ
ル信号のうちのいずれか一方と、のうちのいずれか一方
を選択的に出力するように構成される。
【００１９】
【作用】第１の発明によれば、データレジスタは、供給
されたデジタルのデータの一部である入力データと、当
該データの他の一部であってセレクタ部を制御するセレ
クタ部制御信号と、を格納する。また、パルス幅発生器
は、当該データレジスタから出力される入力データに基
づいて、パルス幅変調された出力信号を出力する。更
に、セレクタ部は、当該パルス幅発生器からの出力信号
とセレクタ部制御信号とを受け取る。このとき、セレク
タ部制御信号はデータの最上位ビットとして当該データ
内に含まれており、データレジスタがデータを一回読み
取ることにより当該データレジスタに対する入力データ
の格納及びセレクタ部制御信号の格納が同時に行われる
と共に、当該セレクタ部制御信号は、パルス幅発生器に
入力されるべき入力データと同じタイミングで一セット
としてデータレジスタから出力されてセレクタ部に入力
される。 そして、セレクタ部は、セレクタ部制御信号に
基づいて、出力信号と、"Ｈ"レベル信号又は"Ｌ"レベル
信号のうちのいずれか一方と、のうちのいずれか一方を
選択的に出力する。よって、パルス幅発生器にセレクタ
部を接続し、セレクタ部制御信号に基づいてパルス幅発
生器にて不足する"Ｈ"レベル信号又は"Ｌ"レベル信号を
出力できるようにしているので、"Ｌ"レベル信号（"Ｌ
Ｌ…ＬＬ"）から"Ｈ"レベル信号（"ＨＨ…ＨＨ"）まで
任意に出力することができる。また、セレクタ部制御信
号がデータの最上位ビットとして当該データ内に含まれ
ており、データレジスタがデータを一回読み取ることに
より当該データレジスタに対する入力データの格納及び
セレクタ部制御信号の格納が同時に行われると共に、当
該セレクタ部制御信号が、パルス幅発生器に入力される
べき入力データと同じタイミングで一セットとしてデー
タレジスタから出力されてセレクタ部に入力されるの
で、供給されるデータのオーバーフローを必然的且つ自
動的に検出できることとなり、複雑なプログラム制御を
行うことなくＤ／Ａ変換器としての誤動作を防止でき
る。
されたデジタルのデータの一部である入力データと、当
該データの他の一部であってセレクタ部を制御するセレ
クタ部制御信号と、を格納する。また、パルス幅発生器
は、当該データレジスタから出力される入力データに基
づいて、パルス幅変調された出力信号を出力する。更
に、セレクタ部は、当該パルス幅発生器からの出力信号
とセレクタ部制御信号とを受け取る。このとき、セレク
タ部制御信号はデータの最上位ビットとして当該データ
内に含まれており、データレジスタがデータを一回読み
取ることにより当該データレジスタに対する入力データ
の格納及びセレクタ部制御信号の格納が同時に行われる
と共に、当該セレクタ部制御信号は、パルス幅発生器に
入力されるべき入力データと同じタイミングで一セット
としてデータレジスタから出力されてセレクタ部に入力
される。 そして、セレクタ部は、セレクタ部制御信号に
基づいて、出力信号と、"Ｈ"レベル信号又は"Ｌ"レベル
信号のうちのいずれか一方と、のうちのいずれか一方を
選択的に出力する。よって、パルス幅発生器にセレクタ
部を接続し、セレクタ部制御信号に基づいてパルス幅発
生器にて不足する"Ｈ"レベル信号又は"Ｌ"レベル信号を
出力できるようにしているので、"Ｌ"レベル信号（"Ｌ
Ｌ…ＬＬ"）から"Ｈ"レベル信号（"ＨＨ…ＨＨ"）まで
任意に出力することができる。また、セレクタ部制御信
号がデータの最上位ビットとして当該データ内に含まれ
ており、データレジスタがデータを一回読み取ることに
より当該データレジスタに対する入力データの格納及び
セレクタ部制御信号の格納が同時に行われると共に、当
該セレクタ部制御信号が、パルス幅発生器に入力される
べき入力データと同じタイミングで一セットとしてデー
タレジスタから出力されてセレクタ部に入力されるの
で、供給されるデータのオーバーフローを必然的且つ自
動的に検出できることとなり、複雑なプログラム制御を
行うことなくＤ／Ａ変換器としての誤動作を防止でき
る。
【００２０】一方、第２の発明によれば、データレジス
タは、供給されたデジタルのデータの一部である入力デ
ータと、当該データの他の一部であってセレクタ部を制
御するセレクタ部制御信号と、を格納する。また、パル
ス幅発生器は、当該データレジスタから出力される入力
データに基づいて、パルス幅変調された出力信号を出力
する。更に、セレクタ部は、当該パルス幅発生器からの
出力信号とセレクタ部制御信号とを受け取る。このと
き、セレクタ部制御信号を格納するセレクタ部制御レジ
スタはデータレジスタの最上位ビットとして配置されて
おり、データレジスタがデータを一回読み取ることによ
り当該データレジスタに対する入力データの格納及びセ
レクタ部制御信号の格納が同時に行われると共に、当該
セレクタ部制御信号は、パルス幅発生器に入力されるべ
き入力データと同じタイミングで一セットとしてセレク
タ部制御レジスタから出力されてセレクタ部に入力され
る。 そして、セレクタ部は、セレクタ部制御レジスタか
らのセレクタ部制御信号に基づいて、出力信号と、"Ｈ"
レベル信号又は"Ｌ"レベル信号のうちのいずれか一方
と、のうちのいずれか一方を選択的に出力する。
タは、供給されたデジタルのデータの一部である入力デ
ータと、当該データの他の一部であってセレクタ部を制
御するセレクタ部制御信号と、を格納する。また、パル
ス幅発生器は、当該データレジスタから出力される入力
データに基づいて、パルス幅変調された出力信号を出力
する。更に、セレクタ部は、当該パルス幅発生器からの
出力信号とセレクタ部制御信号とを受け取る。このと
き、セレクタ部制御信号を格納するセレクタ部制御レジ
スタはデータレジスタの最上位ビットとして配置されて
おり、データレジスタがデータを一回読み取ることによ
り当該データレジスタに対する入力データの格納及びセ
レクタ部制御信号の格納が同時に行われると共に、当該
セレクタ部制御信号は、パルス幅発生器に入力されるべ
き入力データと同じタイミングで一セットとしてセレク
タ部制御レジスタから出力されてセレクタ部に入力され
る。 そして、セレクタ部は、セレクタ部制御レジスタか
らのセレクタ部制御信号に基づいて、出力信号と、"Ｈ"
レベル信号又は"Ｌ"レベル信号のうちのいずれか一方
と、のうちのいずれか一方を選択的に出力する。
【００２１】よって、パルス幅発生器にセレクタ部を接
続し、セレクタ部制御信号に基づいてパルス幅発生器に
て不足する"Ｈ"レベル信号又は"Ｌ"レベル信号を出力で
きるようにしているので、"Ｌ"レベル信号（"ＬＬ…Ｌ
Ｌ"）から"Ｈ"レベル信号（"ＨＨ…ＨＨ"）まで任意に
出力することができる。また、セレクタ部制御信号を格
納するセレクタ部制御レジスタが、データレジスタの最
上位ビットとして配置されており、データレジスタがデ
ータを一回読み取ることにより当該データレジスタに対
する入力データの格納及びセレクタ部制御信号の格納が
同時に行われると共に、当該セレクタ部制御信号がパル
ス幅発生器に入力されるべき入力データと同じタイミン
グで一セットとしてセレクタ部制御レジスタから出力さ
れてセレクタ部に入力されるので、供給されるデータの
オーバーフローを必然的且つ自動的に検出できることと
なり、複雑なプログラム制御を行うことなくＤ／Ａ変換
器としての誤動作を防止できる。
続し、セレクタ部制御信号に基づいてパルス幅発生器に
て不足する"Ｈ"レベル信号又は"Ｌ"レベル信号を出力で
きるようにしているので、"Ｌ"レベル信号（"ＬＬ…Ｌ
Ｌ"）から"Ｈ"レベル信号（"ＨＨ…ＨＨ"）まで任意に
出力することができる。また、セレクタ部制御信号を格
納するセレクタ部制御レジスタが、データレジスタの最
上位ビットとして配置されており、データレジスタがデ
ータを一回読み取ることにより当該データレジスタに対
する入力データの格納及びセレクタ部制御信号の格納が
同時に行われると共に、当該セレクタ部制御信号がパル
ス幅発生器に入力されるべき入力データと同じタイミン
グで一セットとしてセレクタ部制御レジスタから出力さ
れてセレクタ部に入力されるので、供給されるデータの
オーバーフローを必然的且つ自動的に検出できることと
なり、複雑なプログラム制御を行うことなくＤ／Ａ変換
器としての誤動作を防止できる。
【００２２】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図１には、本発明の実施例によるパルス幅
変調装置が示されている。
を説明する。図１には、本発明の実施例によるパルス幅
変調装置が示されている。
【００２３】図１（Ａ）において、パルス幅発生器５０
は、入力クロック５２により同期をとられながら、デジ
タルの入力データ５４をパルス幅変調し、該パルス幅変
調された出力信号５６を出力する。この出力信号５６
は、セレクタ部５８に供給され、また、セレクタ部５８
には、“Ｈ”又は“Ｌ”レベルのフラットな信号、実施
例では“Ｈ”レベルの固定信号６０が供給される。そし
て、セレクタ部５８は、セレクタ部制御信号６２に基づ
き、パルス幅発生器５０からの出力信号５６あるいは
“Ｈ”レベルの固定信号６０のうちいずれか一方をＰＷ
Ｍ出力信号６４として出力する。なお、セレクタ部５８
は、図１（Ａ）では模式的にスイッチで示されている
が、電気的なスイッチング素子であってもよい。
は、入力クロック５２により同期をとられながら、デジ
タルの入力データ５４をパルス幅変調し、該パルス幅変
調された出力信号５６を出力する。この出力信号５６
は、セレクタ部５８に供給され、また、セレクタ部５８
には、“Ｈ”又は“Ｌ”レベルのフラットな信号、実施
例では“Ｈ”レベルの固定信号６０が供給される。そし
て、セレクタ部５８は、セレクタ部制御信号６２に基づ
き、パルス幅発生器５０からの出力信号５６あるいは
“Ｈ”レベルの固定信号６０のうちいずれか一方をＰＷ
Ｍ出力信号６４として出力する。なお、セレクタ部５８
は、図１（Ａ）では模式的にスイッチで示されている
が、電気的なスイッチング素子であってもよい。
【００２４】以下、図１（Ｂ）のタイミングチャートを
参照しながら、図１（Ａ）のパルス幅変調装置の作用を
説明する。図１（Ｂ）では、２ビットの入力データ５４
をパルス幅変調する場合が示されており、時間ｔ1 〜ｔ
4で１つの入力データ５４がパルス幅変調され、同様に
して、時間ｔ5 〜ｔ8 で１つの入力データ５４がパルス
幅変調される。ここで、時間ｔ1 〜ｔ4 でのパルス幅変
調と時間ｔ5 〜ｔ8 でのパルス幅変調とは同様であるの
で、以下、時間ｔ1 〜ｔ4 でのパルス幅変調について考
える。
参照しながら、図１（Ａ）のパルス幅変調装置の作用を
説明する。図１（Ｂ）では、２ビットの入力データ５４
をパルス幅変調する場合が示されており、時間ｔ1 〜ｔ
4で１つの入力データ５４がパルス幅変調され、同様に
して、時間ｔ5 〜ｔ8 で１つの入力データ５４がパルス
幅変調される。ここで、時間ｔ1 〜ｔ4 でのパルス幅変
調と時間ｔ5 〜ｔ8 でのパルス幅変調とは同様であるの
で、以下、時間ｔ1 〜ｔ4 でのパルス幅変調について考
える。
【００２５】まず、セレクタ部制御信号６２が“Ｌ”レ
ベルである場合には、セレクタ部５８は、パルス幅発生
器５０からの出力信号５６をＰＷＭ出力信号６４として
出力する。すなわち、入力データ５４が“００”の場合
には、ＰＷＭ出力信号６４は、時間ｔ1 〜ｔ4 の全てで
“Ｌ”レベルであり、入力データ１４が“０１”、“１
０”、“１１”の場合には、ＰＷＭ出力信号６４は、そ
れぞれ時間ｔ1 で“Ｈ”レベル、時間ｔ1 〜ｔ2 で
“Ｈ”レベル、時間ｔ1 〜ｔ3 で“Ｈ”レベルである。
ベルである場合には、セレクタ部５８は、パルス幅発生
器５０からの出力信号５６をＰＷＭ出力信号６４として
出力する。すなわち、入力データ５４が“００”の場合
には、ＰＷＭ出力信号６４は、時間ｔ1 〜ｔ4 の全てで
“Ｌ”レベルであり、入力データ１４が“０１”、“１
０”、“１１”の場合には、ＰＷＭ出力信号６４は、そ
れぞれ時間ｔ1 で“Ｈ”レベル、時間ｔ1 〜ｔ2 で
“Ｈ”レベル、時間ｔ1 〜ｔ3 で“Ｈ”レベルである。
【００２６】次に、ＰＷＭ出力信号６４を時間ｔ1 〜ｔ
4 の全てで“Ｈ”レベルにしたい場合に、パルス幅発生
器５０からは、このような“Ｈ”レベルのフラットな信
号を発生させることができない。そこで、セレクタ部制
御信号６２を“Ｈ”レベルにすると、セレクタ部５８
は、“Ｈ”レベルの固定信号６０をＰＷＭ出力信号６４
として出力する。これにより、時間ｔ1 〜ｔ4 の全てで
“Ｈ”レベルであるＰＷＭ出力信号６４が得られる。
4 の全てで“Ｈ”レベルにしたい場合に、パルス幅発生
器５０からは、このような“Ｈ”レベルのフラットな信
号を発生させることができない。そこで、セレクタ部制
御信号６２を“Ｈ”レベルにすると、セレクタ部５８
は、“Ｈ”レベルの固定信号６０をＰＷＭ出力信号６４
として出力する。これにより、時間ｔ1 〜ｔ4 の全てで
“Ｈ”レベルであるＰＷＭ出力信号６４が得られる。
【００２７】以上のように、本発明の実施例によるパル
ス幅変調装置によれば、“Ｌ”レベルのフラットなＰＷ
Ｍ出力信号（“ＬＬＬＬ”）から“Ｈ”レベルのフラッ
トなＰＷＭ出力信号（“ＨＨＨＨ”）まで任意に出力で
きる。
ス幅変調装置によれば、“Ｌ”レベルのフラットなＰＷ
Ｍ出力信号（“ＬＬＬＬ”）から“Ｈ”レベルのフラッ
トなＰＷＭ出力信号（“ＨＨＨＨ”）まで任意に出力で
きる。
【００２８】次に、図２には、上記図１のパルス幅変調
装置の詳細が示されている。図２において、セレクタ部
５８は、２つのアンドゲート６６、６８、１つのオアゲ
ート７０、及び、１つのインバータ（反転回路）７２を
含む。アンドゲート６６の一方の入力端には、パルス幅
発生器５０からの出力信号５６が供給され、アンドゲー
ト６８の一方の入力端には、“Ｈ”の固定信号６０が供
給される。アンドゲート６６の他方の入力端には、セレ
クタ部制御信号６２がインバータ７２を介して供給さ
れ、アンドゲート６８の他方の入力端には、セレクタ部
制御信号６２がそのまま供給され、セレクタ部制御信号
６２が“Ｌ”レベルであるか“Ｈ”レベルであるかに基
づいて、アンドゲート６６、６８のうちいずれか一方が
有効状態にされる。そして、アンドゲート６６及び６８
からの出力はオアゲート７０に供給され、該オアゲート
７０は、アンドゲート６６あるいは６８からの出力のう
ちいずれか一方をＰＷＭ出力信号６４として出力する。
装置の詳細が示されている。図２において、セレクタ部
５８は、２つのアンドゲート６６、６８、１つのオアゲ
ート７０、及び、１つのインバータ（反転回路）７２を
含む。アンドゲート６６の一方の入力端には、パルス幅
発生器５０からの出力信号５６が供給され、アンドゲー
ト６８の一方の入力端には、“Ｈ”の固定信号６０が供
給される。アンドゲート６６の他方の入力端には、セレ
クタ部制御信号６２がインバータ７２を介して供給さ
れ、アンドゲート６８の他方の入力端には、セレクタ部
制御信号６２がそのまま供給され、セレクタ部制御信号
６２が“Ｌ”レベルであるか“Ｈ”レベルであるかに基
づいて、アンドゲート６６、６８のうちいずれか一方が
有効状態にされる。そして、アンドゲート６６及び６８
からの出力はオアゲート７０に供給され、該オアゲート
７０は、アンドゲート６６あるいは６８からの出力のう
ちいずれか一方をＰＷＭ出力信号６４として出力する。
【００２９】上記の構成において、セレクタ部制御信号
６２が"Ｌ"レベルである場合には、アンドゲート６６が
有効状態であり、アンドゲート６８が無効状態である。
従って、パルス幅発生器５０からの出力信号５６は、ア
ンドゲート６６を通り、オアゲート７０からＰＷＭ出力
信号６４として出力される。一方、セレクタ部制御信号
６２が"Ｈ"レベルである場合には、アンドゲート６６が
無効状態であり、アンドゲート６８が有効状態である。
従って、"Ｈ"レベルの固定信号６０がアンドゲート６８
を通り、オアゲート７０からＰＷＭ出力信号６４として
出力される。
６２が"Ｌ"レベルである場合には、アンドゲート６６が
有効状態であり、アンドゲート６８が無効状態である。
従って、パルス幅発生器５０からの出力信号５６は、ア
ンドゲート６６を通り、オアゲート７０からＰＷＭ出力
信号６４として出力される。一方、セレクタ部制御信号
６２が"Ｈ"レベルである場合には、アンドゲート６６が
無効状態であり、アンドゲート６８が有効状態である。
従って、"Ｈ"レベルの固定信号６０がアンドゲート６８
を通り、オアゲート７０からＰＷＭ出力信号６４として
出力される。
【００３０】以上のように、図２のセレクタ部５８によ
れば、セレクタ部制御信号６２に基づき、発生器出力信
号５６あるいは“Ｈ”レベルの固定信号６０のうちいず
れか一方をＰＷＭ出力信号６４として出力することがで
きる。
れば、セレクタ部制御信号６２に基づき、発生器出力信
号５６あるいは“Ｈ”レベルの固定信号６０のうちいず
れか一方をＰＷＭ出力信号６４として出力することがで
きる。
【００３１】なお、上記実施例においては、パルス幅発
生器５０が“Ｌ”レベルのフラットな出力信号５６から
“ＨＨＨＬ”の出力信号５６まで出力するので、固定信
号６０は、不足する“Ｈ”レベルのフラットな信号であ
るが、パルス幅発生器５０が“ＨＬＬＬ”の出力信号５
６から“Ｈ”レベルのフラットな出力信号５６まで出力
する場合には、固定信号６０は、不足する“Ｌ”レベル
のフラットな信号である。
生器５０が“Ｌ”レベルのフラットな出力信号５６から
“ＨＨＨＬ”の出力信号５６まで出力するので、固定信
号６０は、不足する“Ｈ”レベルのフラットな信号であ
るが、パルス幅発生器５０が“ＨＬＬＬ”の出力信号５
６から“Ｈ”レベルのフラットな出力信号５６まで出力
する場合には、固定信号６０は、不足する“Ｌ”レベル
のフラットな信号である。
【００３２】また、前記実施例において、“Ｈ”レベル
のフラットな信号は、セレクタ部５８の外部から“Ｈ”
レベルの固定信号６０として得ているが、本発明におい
ては、セレクタ部制御信号６２自体から、“Ｈ”又は
“Ｌ”レベルのフラットな信号を得ることもできる。こ
の例が図３に示されている。
のフラットな信号は、セレクタ部５８の外部から“Ｈ”
レベルの固定信号６０として得ているが、本発明におい
ては、セレクタ部制御信号６２自体から、“Ｈ”又は
“Ｌ”レベルのフラットな信号を得ることもできる。こ
の例が図３に示されている。
【００３３】図３（Ａ）において、パルス幅発生器５０
は、“Ｌ”レベルのフラットな出力信号５６から“ＨＨ
ＨＬ”の出力信号５６まで出力する。セレクタ部５８
は、オアゲート７４を含み、該オアゲート７４の一方の
入力端には、前記出力信号５６が供給され、該オアゲー
ト７４の他方の入力端には、セレクタ部制御信号６２が
供給される。そして、セレクタ部制御信号６２が“Ｌ”
レベルである場合には、オアゲート７４は、発生器出力
信号５６をそのままＰＷＭ出力信号６４として出力す
る。一方、セレクタ部制御信号６２が“Ｈ”レベルであ
る場合には、オアゲート７４は、“Ｈ”レベルの制御信
号６２をそのままＰＷＭ出力信号として出力し、これに
より、“Ｈ”レベルのフラットな信号が得られる。
は、“Ｌ”レベルのフラットな出力信号５６から“ＨＨ
ＨＬ”の出力信号５６まで出力する。セレクタ部５８
は、オアゲート７４を含み、該オアゲート７４の一方の
入力端には、前記出力信号５６が供給され、該オアゲー
ト７４の他方の入力端には、セレクタ部制御信号６２が
供給される。そして、セレクタ部制御信号６２が“Ｌ”
レベルである場合には、オアゲート７４は、発生器出力
信号５６をそのままＰＷＭ出力信号６４として出力す
る。一方、セレクタ部制御信号６２が“Ｈ”レベルであ
る場合には、オアゲート７４は、“Ｈ”レベルの制御信
号６２をそのままＰＷＭ出力信号として出力し、これに
より、“Ｈ”レベルのフラットな信号が得られる。
【００３４】また、図３（Ｂ）において、パルス幅発生
器５０は、“ＨＬＬＬ”の出力信号５６から“Ｈ”レベ
ルのフラットな出力信号５６まで出力する。セレクタ部
５８は、アンドゲート７６を含み、該アンドゲート７６
の一方の入力端には、前記出力信号５６が供給され、該
アンドゲート７６の他方の入力端には、セレクタ部制御
信号６２が供給される。そして、セレクタ部制御信号６
２が“Ｈ”レベルである場合には、アンドゲート７６
は、発生器出力信号５６をそのままＰＷＭ出力信号６４
として出力する。一方、セレクタ部制御信号６２が
“Ｌ”レベルである場合には、アンドゲート７６は、
“Ｌ”レベルの制御信号６２をそのままＰＷＭ出力信号
として出力し、これにより、“Ｌ”レベルのフラットな
信号が得られる。
器５０は、“ＨＬＬＬ”の出力信号５６から“Ｈ”レベ
ルのフラットな出力信号５６まで出力する。セレクタ部
５８は、アンドゲート７６を含み、該アンドゲート７６
の一方の入力端には、前記出力信号５６が供給され、該
アンドゲート７６の他方の入力端には、セレクタ部制御
信号６２が供給される。そして、セレクタ部制御信号６
２が“Ｈ”レベルである場合には、アンドゲート７６
は、発生器出力信号５６をそのままＰＷＭ出力信号６４
として出力する。一方、セレクタ部制御信号６２が
“Ｌ”レベルである場合には、アンドゲート７６は、
“Ｌ”レベルの制御信号６２をそのままＰＷＭ出力信号
として出力し、これにより、“Ｌ”レベルのフラットな
信号が得られる。
【００３５】以上のように、図３に示されるパルス幅変
調装置によれば、セレクタ部５８の外部から“Ｈ”又は
“Ｌ”レベルの固定信号を受けることなく、セレクタ部
制御信号６２自体から“Ｈ”又は“Ｌ”レベルのフラッ
トな信号を得ることができる。
調装置によれば、セレクタ部５８の外部から“Ｈ”又は
“Ｌ”レベルの固定信号を受けることなく、セレクタ部
制御信号６２自体から“Ｈ”又は“Ｌ”レベルのフラッ
トな信号を得ることができる。
【００３６】次に、図４には、本発明の実施例によるパ
ルス幅変調装置を適用した具体的な回路構成が示されて
いる。図４において、符号７８は、バスを示し、バス７
８は、制御信号８０を制御レジスタ８２に格納し、該制
御レジスタ８２は、制御信号８４をパルス幅発生器５０
に供給して発生器５０を制御する。また、バス７８は、
ｎ＋１ビットから成るデータ８６をデータレジスタ部８
８に供給し、データ８６のうちｎビットの入力データ
は、ｎビット用の入力データレジスタ９０に格納され、
データ８６のうち１ビットのセレクタ部制御信号は、１
ビット用のセレクタ部制御レジスタ９２に格納される。
ルス幅変調装置を適用した具体的な回路構成が示されて
いる。図４において、符号７８は、バスを示し、バス７
８は、制御信号８０を制御レジスタ８２に格納し、該制
御レジスタ８２は、制御信号８４をパルス幅発生器５０
に供給して発生器５０を制御する。また、バス７８は、
ｎ＋１ビットから成るデータ８６をデータレジスタ部８
８に供給し、データ８６のうちｎビットの入力データ
は、ｎビット用の入力データレジスタ９０に格納され、
データ８６のうち１ビットのセレクタ部制御信号は、１
ビット用のセレクタ部制御レジスタ９２に格納される。
【００３７】前記パルス幅発生器５０は、制御信号８４
により制御され、入力クロック５２により同期をとられ
ながら、入力データレジスタ９０からのｎビットの入力
データ５４をパルス幅変調し、該パルス幅変調された出
力信号５６をセレクタ部５８に出力する。セレクテタ部
５８には、セレクタ部制御レジスタ９２からセレクタ部
制御信号６２が供給され、該セレクタ部５８は、セレク
タ部制御信号６２に基づき、パルス幅発生器５０からの
出力信号５６あるいは“Ｈ”又は“Ｌ”レベルのフラッ
トな信号をＰＷＭ出力信号６４として出力する。
により制御され、入力クロック５２により同期をとられ
ながら、入力データレジスタ９０からのｎビットの入力
データ５４をパルス幅変調し、該パルス幅変調された出
力信号５６をセレクタ部５８に出力する。セレクテタ部
５８には、セレクタ部制御レジスタ９２からセレクタ部
制御信号６２が供給され、該セレクタ部５８は、セレク
タ部制御信号６２に基づき、パルス幅発生器５０からの
出力信号５６あるいは“Ｈ”又は“Ｌ”レベルのフラッ
トな信号をＰＷＭ出力信号６４として出力する。
【００３８】上記の構成において、セレクタ部制御レジ
スタ９２は、入力データレジスタ９０とともに、データ
レジスタ部８８内に配置されているので、該データレジ
スタ部８８がバス７８からデータ８６を１回読み取るこ
とにより、入力データレジスタ９０に入力データが格納
され、且つ、セレクタ部制御レジスタ９２にセレクタ部
制御信号が格納される。従って、データレジスタ部８８
がバス７８からデータ８６を１回読み取ることにより、
該データレジスタ部８８は、入力データ５４をパルス幅
発生器５０に供給できるとともに、セレクタ部制御信号
６２をセレクタ部５８に供給できる。それゆえ、パルス
幅変調装置において、セレクタ部制御信号６２を入力デ
ータ５４と同様にデータ８６の一部として使用でき、簡
単な構成にて、“Ｌ”レベルのフラットなＰＷＭ出力信
号６４から“Ｈ”レベルのフラットなＰＷＭ出力信号６
４まで任意に出力することができる。
スタ９２は、入力データレジスタ９０とともに、データ
レジスタ部８８内に配置されているので、該データレジ
スタ部８８がバス７８からデータ８６を１回読み取るこ
とにより、入力データレジスタ９０に入力データが格納
され、且つ、セレクタ部制御レジスタ９２にセレクタ部
制御信号が格納される。従って、データレジスタ部８８
がバス７８からデータ８６を１回読み取ることにより、
該データレジスタ部８８は、入力データ５４をパルス幅
発生器５０に供給できるとともに、セレクタ部制御信号
６２をセレクタ部５８に供給できる。それゆえ、パルス
幅変調装置において、セレクタ部制御信号６２を入力デ
ータ５４と同様にデータ８６の一部として使用でき、簡
単な構成にて、“Ｌ”レベルのフラットなＰＷＭ出力信
号６４から“Ｈ”レベルのフラットなＰＷＭ出力信号６
４まで任意に出力することができる。
【００３９】なお、図４において、セレクタ部制御レジ
スタ９２を、入力データレジスタ９０の最上位ビットの
上に配置することもできる。
スタ９２を、入力データレジスタ９０の最上位ビットの
上に配置することもできる。
【００４０】
【発明の効果】 以上説明したように、第１の発明によれ
ば、パルス幅発生器にセレクタ部を接続し、セレクタ部
制御信号に基づいてパルス幅発生器にて不足する"Ｈ"レ
ベル信号又は"Ｌ"レベル信号を出力できるようにしてい
るので、"Ｌ"レベル信号（"ＬＬ…ＬＬ"）から"Ｈ"レベ
ル信号（"ＨＨ…ＨＨ"）まで任意に出力することができ
る。また、セレクタ部制御信号がデータの最上位ビット
として当該データ内に含まれており、データレジスタが
データを一回読み取ることにより当該データレジスタに
対する入力データの格納及びセレクタ部制御信号の格納
が同時に行われると共に、当該セレクタ部制御信号が、
パルス幅発生器に入力されるべき入力データと同じタイ
ミングで一セットとしてデータレジスタから出力されて
セレクタ部に入力されるので、供給されるデータのオー
バーフローを必然的且つ自動的に検出できることとな
り、複雑なプログラム制御を行うことなくＤ／Ａ変換器
としての誤動作を防止できる。また、第２の発明によれ
ば、パルス幅発生器にセレクタ部を接続し、セレクタ部
制御信号に基づいてパルス幅発生器にて不足する"Ｈ"レ
ベル信号又は"Ｌ"レベル信号を出力できるようにしてい
るので、"Ｌ"レベル信号（"ＬＬ…ＬＬ"）から"Ｈ"レベ
ル信号（"ＨＨ…ＨＨ"）まで任意に出力することができ
る。また、セレクタ部制御信号を格納するセレクタ部制
御レジスタが、データレジスタの最上位ビットとして配
置されており、データレジスタがデータを一回読み取る
ことにより当該データレジスタに対する入力データの格
納及びセレクタ部制御信号の格納が同時に行われると共
に、当該セレクタ部制御信号がパルス幅発生器に入力さ
れるべき入力データと同じタイミングで一セットとして
セレクタ部制御レジスタから出力されてセレクタ部に入
力されるので、供給されるデータのオーバーフローを必
然的且つ自動的に検出できることとなり、複雑なプログ
ラム制御を行うことなくＤ／Ａ変換器としての誤動作を
防止できる。
ば、パルス幅発生器にセレクタ部を接続し、セレクタ部
制御信号に基づいてパルス幅発生器にて不足する"Ｈ"レ
ベル信号又は"Ｌ"レベル信号を出力できるようにしてい
るので、"Ｌ"レベル信号（"ＬＬ…ＬＬ"）から"Ｈ"レベ
ル信号（"ＨＨ…ＨＨ"）まで任意に出力することができ
る。また、セレクタ部制御信号がデータの最上位ビット
として当該データ内に含まれており、データレジスタが
データを一回読み取ることにより当該データレジスタに
対する入力データの格納及びセレクタ部制御信号の格納
が同時に行われると共に、当該セレクタ部制御信号が、
パルス幅発生器に入力されるべき入力データと同じタイ
ミングで一セットとしてデータレジスタから出力されて
セレクタ部に入力されるので、供給されるデータのオー
バーフローを必然的且つ自動的に検出できることとな
り、複雑なプログラム制御を行うことなくＤ／Ａ変換器
としての誤動作を防止できる。また、第２の発明によれ
ば、パルス幅発生器にセレクタ部を接続し、セレクタ部
制御信号に基づいてパルス幅発生器にて不足する"Ｈ"レ
ベル信号又は"Ｌ"レベル信号を出力できるようにしてい
るので、"Ｌ"レベル信号（"ＬＬ…ＬＬ"）から"Ｈ"レベ
ル信号（"ＨＨ…ＨＨ"）まで任意に出力することができ
る。また、セレクタ部制御信号を格納するセレクタ部制
御レジスタが、データレジスタの最上位ビットとして配
置されており、データレジスタがデータを一回読み取る
ことにより当該データレジスタに対する入力データの格
納及びセレクタ部制御信号の格納が同時に行われると共
に、当該セレクタ部制御信号がパルス幅発生器に入力さ
れるべき入力データと同じタイミングで一セットとして
セレクタ部制御レジスタから出力されてセレクタ部に入
力されるので、供給されるデータのオーバーフローを必
然的且つ自動的に検出できることとなり、複雑なプログ
ラム制御を行うことなくＤ／Ａ変換器としての誤動作を
防止できる。
【図１】本発明の実施例によるパルス幅変調装置を示
し、（Ａ）は、そのブロック回路図であり、（Ｂ）は、
その作用を示すタイミングチャート図である。
し、（Ａ）は、そのブロック回路図であり、（Ｂ）は、
その作用を示すタイミングチャート図である。
【図２】本発明の実施例によるパルス幅変調装置の詳細
を示すブロック回路図である。
を示すブロック回路図である。
【図３】本発明の他の実施例によるパルス幅変調装置の
ブロック回路図であり、（Ａ）は、セレクタ部がオアゲ
ートを含む場合を示し、（Ｂ）は、セレクタ部がアンド
ゲートを含む場合を示す。
ブロック回路図であり、（Ａ）は、セレクタ部がオアゲ
ートを含む場合を示し、（Ｂ）は、セレクタ部がアンド
ゲートを含む場合を示す。
【図４】本発明の実施例によるパルス幅変調装置を適用
した具体的な回路構成を示すブロック回路図である。
した具体的な回路構成を示すブロック回路図である。
【図５】従来のパルス幅変調装置を示し、（Ａ）は、そ
のブロック回路図であり、（Ｂ）は、その作用を示すタ
イミングチャート図である。
のブロック回路図であり、（Ｂ）は、その作用を示すタ
イミングチャート図である。
【図６】従来のパルス幅変調装置の詳細を示し、（Ａ）
は、そのブロック回路図であり、（Ｂ）は、その作用を
示すタイミングチャート図である。
は、そのブロック回路図であり、（Ｂ）は、その作用を
示すタイミングチャート図である。
【符号の説明】 ５０…パルス幅発生器 ５２…入力クロック ５４…入力データ ５６…発生器出力信号 ６８…セレクタ部 ６０…“Ｈ”の固定信号 ６２…セレクタ部制御信号 ６４…ＰＷＭ出力信号 ８８…データレジスタ部 ９０…入力データレジスタ ９２…セレクタ部制御レジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 供給されたデジタルのデータの一部であ
る入力データと、前記データの他の一部であってセレク
タ部を制御するセレクタ部制御信号と、を格納するデー
タレジスタと、 当該データレジスタから出力される前記入力データに基
づいて、パルス幅変調された出力信号を出力するパルス
幅発生器と、 当該パルス幅発生器からの出力信号と前記セレクタ部制
御信号とを受け取る前記セレクタ部と、 を備えるパルス幅変調装置であって、 前記セレクタ部制御信号は前記データの最上位ビットと
して当該データ内に含まれており、前記データレジスタ
が前記データを一回読み取ることにより当該データレジ
スタに対する前記入力データの格納及び前記セレクタ部
制御信号の格納が同時に行われると共に、当該セレクタ部制御信号は、前記パルス幅発生器に入力
されるべき前記入力データと同じタイミングで一セット
として前記データレジスタから出力されて前記セレクタ
部に入力され、 前記セレクタ部は、前記入力されたセレクタ部制御信号
に基づいて、前記出力信号と、"Ｈ"レベル信号又は"Ｌ"
レベル信号のうちのいずれか一方と、のうちのいずれか
一方を選択的に出力することを特徴とするパルス幅変調
装置。 - 【請求項２】 供給されたデジタルのデータの一部であ
る入力データと、前記データの他の一部であってセレク
タ部を制御するセレクタ部制御信号と、を格納するデー
タレジスタと、 当該データレジスタから出力される前記入力データに基
づいて、パルス幅変調された出力信号を出力するパルス
幅発生器と、 当該パルス幅発生器からの出力信号と前記セレクタ部制
御信号とを受け取る前記セレクタ部と、 を備えるパルス幅変調装置であって、 前記セレクタ部制御信号を格納するセレクタ部制御レジ
スタは、前記データレジスタの最上位ビットとして配置
されており、前記データレジスタが前記データ を一回読
み取ることにより当該データレジスタに対する前記入力
データの格納及び前記セレクタ部制御信号の格納が同時
に行われると共に、当該セレクタ部制御信号は、前記パルス幅発生器に入力
されるべき前記入力データと同じタイミングで一セット
として前記セレクタ部制御レジスタから出力されて前記
セレクタ部に入力され、 前記セレクタ部は、前記セレクタ部制御レジスタからの
セレクタ部制御信号に基づいて、前記出力信号と、"Ｈ"
レベル信号又は"Ｌ"レベル信号のうちのいずれか一方
と、のうちのいずれか一方を選択的に出力することを特
徴とするパルス幅変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28509391A JP3160331B2 (ja) | 1991-10-30 | 1991-10-30 | パルス幅変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28509391A JP3160331B2 (ja) | 1991-10-30 | 1991-10-30 | パルス幅変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122081A JPH05122081A (ja) | 1993-05-18 |
| JP3160331B2 true JP3160331B2 (ja) | 2001-04-25 |
Family
ID=17687041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28509391A Expired - Lifetime JP3160331B2 (ja) | 1991-10-30 | 1991-10-30 | パルス幅変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160331B2 (ja) |
-
1991
- 1991-10-30 JP JP28509391A patent/JP3160331B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05122081A (ja) | 1993-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3217223B2 (ja) | デ−タ変換装置 | |
| KR0161807B1 (ko) | 타임코드 생성회로 | |
| JP3160331B2 (ja) | パルス幅変調装置 | |
| JP2967577B2 (ja) | 多チャンネルパルス幅変調回路 | |
| JP3637891B2 (ja) | 変調信号発生装置 | |
| JPH0731633Y2 (ja) | ２ライン・シリアル／パラレル変換器 | |
| JP3570476B2 (ja) | 電力変換装置 | |
| JPH0423511A (ja) | Ｐｗｍ出力回路 | |
| JPS62179448A (ja) | Ｍｒｉ用波形発生装置 | |
| JP3135990B2 (ja) | パリティ付加回路 | |
| JPH0566049B2 (ja) | ||
| SU1483438A1 (ru) | Многофазный импульсный стабилизатор напр жени | |
| KR890001896B1 (ko) | 디지탈 오디오기기의 단일트랙 변조회로 | |
| US20040150711A1 (en) | Laser imaging device including a pulse width modulator system | |
| JP3327413B2 (ja) | パルス幅変調回路 | |
| JP2534487B2 (ja) | パルス発生回路 | |
| JPS6266292A (ja) | デジタルエフエクト装置 | |
| JPH0686376A (ja) | デジタルトーン発生回路 | |
| JP2626520B2 (ja) | ディジタル信号発生方式 | |
| JPH01261916A (ja) | パルス幅変調回路 | |
| JPH0773212B2 (ja) | Ａ／ｄコンバ−タ | |
| JPH0662467A (ja) | 多重伝送制御システム | |
| JPH08237084A (ja) | タイミング信号発生回路 | |
| JPS6350757B2 (ja) | ||
| JPH09246869A (ja) | 雑音発生器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010206 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090216 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090216 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090216 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090216 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 11 |