KR0161807B1

KR0161807B1 - 타임코드 생성회로

Info

Publication number: KR0161807B1
Application number: KR1019950068623A
Authority: KR
Inventors: 김영철
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-12-30
Filing date: 1995-12-30
Publication date: 1998-12-15
Also published as: US5892552A; KR970057755A; JPH09219845A

Abstract

본 발명은 타임코드 생성회로에 관한 것으로서, 특히 디지탈 변환레벨을 가진 복합영상정보와 선택된 기준레벨을 비교하여 직렬 타임코드정보를 검출하는 검출수단; 검출된 직렬 타임코드정보를 병렬 타임코드정보로 변환하는 직병렬 변환수단; 복합영상정보와 병렬 타임코드정보를 선택하는 출력선택수단; 선택된 정보를 주어진 타임코드 클럭신호에 응답하여 소정 전송율로 래치하고 래치된 정보를 출력하는 출력래치수단; 1/2라인 계수치와 주어진 타임코드 시작정보 및 종료정보를 비교하여 라인 윈도우신호를 발생하는 라인 윈도우 수단; 라인 윈도우신호에 응답하여 타임코드 클럭신호를 생성하는 클럭발생수단; 및 외부에서 주어진 데이터에 따라 각 수단을 제어하는 제어신호를 발생하는 인터페이스부를 구비하는 것을 특징으로 한다.

따라서, 본 발명에서는 외부에서 주어진 데이터에 응답하여 타임코드정보를 생성할 수 있어서 서로 다르게 지정된 타임코드정보에 대해 호환이 가능하다.

Description

타임코드 생성회로

제1도는 본 발명에 의한 타임코드 생성회로의 구성을 나타낸 블록도.

제2도는 제1도의 클럭발생수단의 구성을 나타낸 블록도.

제3도는 제1도 및 제2도의 바람직한 일실시예의 구성을 나타낸 상세 회로도.

제4도는 제1도의 인터페이스부의 바람직한 일실시예의 구성을 나타낸 블록도.

제5도는 제4도의 블록 I10의 상세 구성을 나타낸 회로도.

제6도는 제5도의 블록 I0 및 I2의 상세 구성을 나타낸 회로도.

본 발명은 타임코드 생성회로에 관한 것으로서, 특히 텔레비젼 방송시스템의 복합영상신호의 수직 블랭킹 구간에 실어진 타임코드를 생성할 수 있는 타임코드 생성회로에 관한 것이다.

텔레비젼 방송시스템의 복합영상신호는 휘도신호와 색차신호, 수직 및 수평동기신호가 합성되어 있다. 또한, 영상신호의 수직 블랭킹 구간에는 데이터가 존재하지 않음을 이용하여 이 구간에 비디오 편집시 사용하기 위한 타임코드정보를 실어주고 있다. 이러한, 타임코드정보로는 동화상 및 텔레비젼 엔지니어 조합(SMPTE : Society Motion Picture and Televison Engineers)에서 규정하는 VITC(Vertical Interval Time Code)가 있다.

525라인/60㎐ NTSC계 방송시스템에서는 타임코드정보를 7∼17, 270∼279라인 중 불연속적인 두 개의 라인상에 실어주고, 625라인/50㎐ PAL계 방송시스템에서는 타임코드정보를 6∼22, 319∼335라인 중 불연속적인 두 개의 라인상에 실어주도록 되어 있다.

VITC는 9개의 2비트 동기신호와 8비트 타임코드로 된 90비트의 정보로 구성되고 2바이트의 프레임/초/분/시의 시간코드 정보와 1바이트의 에러 검출 및 정정코드 정보로 구성된다(Keith Jack의 저서인 Video Demystified, 1993 High Text Publications, Inc. 발행, pp 175-178 참조).

따라서, 비디오 편집시에는 상술한 타임코드정보를 리드하여 보다 효율적인 편집을 수행하고 있는 바, 방송방식 또는 사용자에 따라 VITC의 라인지정이 서로 상이한 비디오 프로그램을 편집하고자 할 경우에는 세트에서 VITC정보를 검출할 수 없게 되므로 호환성이 없는 문제점이 있었다.

따라서, 본 발명에서는 이와 같은 종래 기술의 문제점을 해결하기 위하여 완전 디지탈 방식을 사용하여 보다 간단하고 수정이 용이하며 외부에서 조작이 가능하게 함으로써 호환성이 뛰어난 타임코드 생성회로를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 타임코드 생성회로는 디지탈 변환 레벨을 가진 복합영상정보와 선택된 기준레벨을 비교하여 직렬 타임코드정보를 검출하는 검출수단; 검출된 직렬 타임코드정보를 병렬 타임코드정보로 변환하는 직병렬 변환수단: 복합영상정보와 병렬 타임코드정보를 선택하는 출력선택수단; 선택된 정보를 주어진 타임코드클럭신호에 응답하여 소정 전송율로 래치하고 래치된 정보를 출력하는 출력래치수단; 1/2라인 계수치와 주어진 타임코드 시작정보 및 종료정보를 비교하여 라인 윈도우신호를 발생하는 라인 윈도우 수단; 라인 윈도우신호에 응답하여 타임코드 클럭신호를 생성하는 클럭발생수단; 및 외부에서 주어진 데이터에 따라 각 수단을 제어하는 제어신호를 발생하는 인터페이스부를 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

제1도는 본 발명에 의한 타임코드 생성회로의 블럭구성을 나타낸다. 제1도의 타임코드 발생회로는 디지탈 변환 레벨을 가진 복합영상정보(CVS)와 선택된 기준레벨을 비교하여 직렬 타임코드정보(STD)를 검출하는 검출수단(10)과, 검출된 직렬 타임코드정보(STD)를 병렬 타임코드정보로 변환하는 직병렬 변환수단(12)과, 복합영상정보(CVS)와 병렬 타임코드정보를 선택하는 출력선택수단(14)과, 선택된 정보를 주어진 타임코드 클럭신호(CLK)에 응답하여 소정 전송율로 래치하고 래치된 정보를 출력하는 출력래치수단(16)과, 1/2라인 계수치(LNCNT)와 주어진 타임코드 시작정보(START) 및 종료정보(STOP)를 비교하여 라인 윈도우신호(LW)를 발생하는 라인 윈도우 수단(18)과, 라인 윈도우신호(LW)에 응답하여 타임코드 클럭신호(CLK)를 생성하는 클럭발생수단(20)과, 외부에서 주어진 데이터(DATA)에 따라 상기 각 수단을 제어하는 제어신호를 발생하는 인터페이스부(22)를 포함한다.

제1도에서 CVS는 8비트 복합영상정보로 아날로그 디지탈 변환레벨을 가지는 영상신호이다. 이 복합영상정보는 아날로그 디지탈 변환된 레벨로 블랭킹 래벨이 64 또는 80이고 탑레벨이 144 또는 224로 주어진다.

LNCNT는 입력되는 복합영상신호의 수평영상신호의 1/2라인수를 계수한 값이다.

START는 VITC를 발생시키기 위한 동작의 시작점을 수평영상신호의 라인수로 표시한 10비트의 데이터이고, STOP는 VITC를 발생시키기 위한 동작의 종료점을 수평영상신호의 라인수로 표시한 10비트의 데이터이다.

LV는 CVS를 논리값 '1'과 논리값 '0'으로만 분리하기 위한 기준레벨을 선택하는 신호이다. 기준레벨은 아날로그 디지탈 변환레벨로 96 또는 128이다. 따라서, '1'이면 96이 선택되고 '0'이면 128이 선택된다.

MLT는 출력선택신호로 '1'이면 복합영상정보가 출력되고 '0'이면 병렬 타임코드정보가 출력된다.

P는 CLK의 영상신호 1 라인당 개수를 결정하는 DTO(Discreat Time Oscillator)의 결정상수이다.

CLK는 VITC에 의하여 전송되는 데이터를 추출하기 위한 클럭신호로서 주어진 모드에 따라 영상정보의 데이터 전송율과 같거나 또는 데이터 전송율의 1/8또는 1/10에 해당하는 클럭신호이다.

CVS/VITC는 CLK에 의하여 전송되는 출력정보이다. AV는 액티브 비디오신호이고 VITC는 1인 경우에는 분주율 1/10을 선택하고 0인 경우에는 1/8을 선택하는 분주율 선택신호이다.

제2도는 클럭발생수단(20)의 블록구성을 나타낸다. 클럭발생수단(20)은 크게 리세트수단(20A)과 클럭수단(20B)으로 구분된다. 리세트수단(20A)은 직렬 타임코드정보를 입력하여 타임코드 동기비트신호의 하강엣지를 검출하는 하강엣지 검출수단(24)과, 라인 윈도우신호(LW)와 인에이블신호(ENE)와 하강엣지 검출신호에 응답하는 게이트수단(26)과, 수평동기신호(AV)에 리세트되고 게이트수단의 출력에 세트되어 액티브신호를 발생하는 액티브수단(28)과, 액티브수단의 출력상승엣지를 검출하여 리세트신호를 발생하는 상승엣지 검출수단(30)을 포함한다. 클럭수단(20B)는 상기 리세트신호에 응답하여 리세트되고 결정상수(P)에 응답하여 라인당 결정된 클럭수에 따라 13비트의 데이터 전송율에 대응하는 제1클럭신호(CLK1)를 발생하는 제1 DTO(32)와, 제1클럭신호(CLK1)를 클럭입력하고 VITC에 응답하여 주어진 분주율, 즉 1/8 또는 1/10으로 분주된 제2클럭신호(CLK2)를 발생하는 제2 DTO(34)와, MLT에 응답하여 제1 및 제2 클럭신호(CLK1,CLK2)를 선택하여 클럭신호(CLK)를 출력하는 클럭선택수단(36)을 포함한다.

제3도는 제1도 및 제2도의 블록구성을 결합한 바람직한 일실시예의 구체적인 회로구성을 나타낸다. 블록 101과 102는 11비트 디지탈 비료기이며 A10:0의 입력값과 B10:0의 입력값이 같을 경우에 논리값 1을 출력한다. 블록 I020은 8비트 멀티플렉서이며 블록 I021은 D 플립플롭을 8개 병렬로 연결한 8비트 레지스터이다. 블록 I03는 J-K 마스터 슬레이브 플립플롭이며 블록 I06, I060등은 리세트회로가 부가된 D 플립플롭이다. 블록 I07은 13비트 가산기이며 블록 I09은 4비트 가산기이고 각각의 MSB 1비트는 버린다. 블록 I04는 3비트 멀티플렉서이며 SA가 논리값 1일 때 A2:0를 선택하여 출력한다. 블록 I05는 3비트 디지탈 비교기이며 A2:0의 입력값이 B2:0보다 클 때에 논리값 1을 출력한다. 블록 I07과 블록 I8이 제1 DTO(32)를 이루며 블록 I07의 입력 A7:0에는 543이 인가되어 있고 블록 I07이 12비트 가산기이며 오버플로우가 발생하여 그 출력이 0으로 되는 최대값은 8191이므로 (8191/543)*(시스템 클럭의 주기)인 값이 13비트 DTO(32)의 출력 클럭의 주기가 되며 본 발명의 출력 데이터 전송율이 된다. 블록I012∼블록I019는 리세트회로가 부가된 D 플립플롭으로서 8비트 직병력 변환수단(12)를 구성한다.

상술한 제1도 내지 제3도를 참조하여 동작을 설명하면 다음과 같다.

라인 윈도우수단(18)에서는 현재의 수평영상신호의 라인의 값과 START에 의하여 입력되는 값을 비교하여 같을 때에 논리값 1이 S-R 플립플록의 세트단자에 입력되고 LNCNT의 값과 STOP에 의해 입력되는 값을 비교하여 같을 경우 논리값 1이 S-R 플립플롭의 리세트단자에 입력되면 그 출력은 평상시에는 논리값 0이었다가 START에 의해 지정된 라인의 논리값 1로 상승하며 STOP에 의해서 지정된 라인의 값에서 다시 논리값 0으로 복귀한다.

검출수단(10)에서는 입력된 영상신호는 LV에 의하여 결정되는 I28이나 96의 값에 의하여 I28보다 큰 값은 1, 작은 값은 0으로 하거나 또는 96보다 큰 값은 1, 작은 값은 0으로 결정되어진다.

LV에의하여 지정된 비교값보다 커서 검출수단(10)의 출력이 논리값 1로 상승한 후 다시 논리값 0으로 떨어질 때 그 하강엣지에서 펄스가 발생하여, START와 STOP에 의하여 출력되는 라인 윈도우신호(LW)의 값이 논리값 1일 때만 그 펄스가 S-R플립플롭의 세트단자에 입력되어 그 S-R플립플롭의 출력을 논리값 1로 상승시키며 리세트단자로는 AV(Active Video Signal)의 하강엣지를 검출한 펄스가 입력되어 상승한 논리값을 다시 논리값 0으로 하락시킨다. 그 값이 바로 ACT가 된다. ACT의 상승엣지를 검출하여 리세트신호를 발생시킨 후, 리세트신호를 사용하여 두 개의 DTO(32, 34)를 리세트시키면 두 개의 DTO는 ACT의 상승엣지 이후에 정상적으로 동작하게 되고 제1 DTO(32)의 13비트출력신호 중 MSB를 취하면 제1클럭신호(CLK1)이 되고 또한 제1클럭신호(CLK1)를 클럭으로 사용하는 제2 DTO(34)의 MSB를 취하면 제2 클럭신호(CLK2)이 된다. 제1 및 제2클럭신호들을 MLT를 사용하여 멀티플럭싱하면 MLT가 논리값 1일때는 제2클럭신호를 선택하므로 데이터 전송율의 1/8 또는 1/10에 해당하는 클럭신호가 CLK가 되며 MLT가 논리값 0이면 제1클럭신호를 선택하게 되어 데이터 전송율에 해당하는 클럭이 CLK이 된다. LV에 의해서 논리값 0과 논리값 1로 분리된 영상신호는 8비트 직병렬 변환수단(12)을 거친 후에 MLT에 의해서 멀티플럭싱되어 출력된다. MLT가 논리값 0일 경우에는 병력 타임코드정보가 출력되지만 MLT가 논리값 1일경우에는 LV에 의해서 분리되지 않은 원래의 영상정보가 출력된다.

검출수단에서 LV에 의해서 두 개의 값(128, 96)을 가지고 영상신호를 논리값 0과 논리값 1로 분리하는 이유는 응용회로나 응용방식에 따라 타임코드가 서로 다른 최대 진폭을 가질 수 있기 때문에 응용의 편의성을 높이기 위해서이다.

제4도 내지 제6도는 인터페이스부(22)의 바람직한 일실시예를 나타낸 상세 회로도이다. 제5도는 제4도의 블록 I10의 구체적인 구성을 나타내며, 제6도는 제5도의 블록 I0 및 I2의 구체적인 구성을 나타낸다.

제4도의 블록 I8,I9 I11 등은 외부에서 본 발명을 조정하기 위한 회로이며 마이크로 콘트롤러와 연결된다. 블록 I8,블록 I9 및 블록 I11등은 동일한 구조를 가지므로 블록 I8에 대하여 대표적으로 설명하면 다음과 같다.

DATA7:0 단자는 모두 같은 데이터 버스에 연결되어 사용자의 의도에 따라서 프로그램할 데이터를 읽고 쓰기 위한 데이터의 통로이며, A4:0단자는 5비트 로 된 어드레스 버스에 연결되어 블록 I8, I9, I11중에서 조정하고자 하는 블록 어드레스를 지정한다. READ 단자에는 현재 적용중인 계수의 값을 읽고자 할 때 논리값 1 인 신호가 입력되면 현재 지정된 어드레스에 적용중인 계수값이 DATA7:0에 출력된다. WRITE 단자에는 지정된 어드레스에 새로운 계수값을 적용하고자 할 때 논리값 1인 신호가 입력되며, 그때는 DATA7:0를 통하여 입력되는 값이 지정한 어드레스의 블록에 입력된다. RB는 리세트바신호로서 이 단자에 논리값 0인 신호가 입력되면 LV7:0단자에 입력된 기본값이 모두 새로 입력되어 이전에 사용자가 프로그램하였던 계수들은 사라지고 초기화 상태가 된다. LV7:0 단자들은 VDD와 VSS들로 칩내부였던 계수들은 사라지고 초기화 상태가 된다. L_DD5:0 단자에는 마이크로 콘트롤러와 연결되는 기본단위인 블록 I8,I9,I11 등의 고유의 어드레스가 세팅되어 있어서 어드레스 버스를 통하여 입력되는 값과 각 고유의 세팅된 값 들을 비교하여 같을 경우에 그 기본 블록을 지정하게 되어 외부에서 조정이 가능하게 된다.

블록 I8의 기본입력값인 LV7:0에는 216(=11011000)이 세팅되어 있고 L_DD4:0에는 21(10101)이 세팅되어있다. LV7:0와 블록 I8의 출력인 M217:0는 비트 대 비트로 연결되고 M217:6 은 P1:0와 연결되므로 P1:0에는 기본값으로 3(11)이 연결되게 된다. 이와 같은 방식으로 MLT에는 기본값 0이 세팅되며, LV에는 기본값 0, VITC에는 기본값이 0, ENE에는 기본값 0이 각각 세팅되게 된다.

상술한 바와 같이 동작하여 블록 I9의 기본값으로 세팅된 LV7:0의 값인 135(10000111)는 그대로 블록 I9의 출력 M227:0에 전달되어 P9:2의 기본값으로 결정하며 블록 I11의 LV7:0에는 기본값 0(00000000)이 세팅되어 있으므로 STOP9:9도 0(00)으로 결정되어지고 START9:5도 또한 0(00000)로 기본값이 결정되게 된다.

블록 I8, I9 ,I11의 L_ADD4:0에 순서대로 각각 21,22,26이 세팅되어 있으므로 어드레스 버스인 A4:0에 21이 입력되면 블록 I8이, 22가 입력되면 블록 I9이, 26이 입력되면 블록 I11이 성택되게 된다.

제5도는 제4도의 블록 I8과 같은, 마이크로 콘트롤러와 연걸되어 사용되는 기본 블록을 두 개 사용하여 특별한 기능을 가지도록 구성한 것이다.

제4도에서 블록 I0의 출력단자인 DQ7:0는 본 발명의 목적인, VITC를 생성하기 시작하는 영상신호의 라인을 지정하고 블록 I2의 출력단자인 DQ7:0는 VITC를 생성하는 영상신호의 라인의 끝을 지정하므로 블록 I0를 지정하여 START를 조정하였다면 별도의 마이크로 콘트롤러의 사용없이도 자동적으로 STOP를 조정하며 그 때의 STOP의 값이 사용자의 의도에 어긋난 값이라면 다시 블록 I2의 조정도 가능하게 설계되었다.

자세히 설명하면 다음과 같다. 블록 I0 L_DD 14:0 와 LV_17:0에는 제4도에 나타난 바와 같이 20(10100)과 11(000 1011)가 각각 세팅되어 있으므로 제5도의 입력단자인 A(4:0에 20을 입력하였고 WR 단자에 논리값 1인 신호를 입력하였다면 제5도의 블록 I0에 사용자가 원하는 값을 DATA7:0에 실어서 보낼 수 있다. 그 때에 블록 I0의 출력단자인 WRE가 1을 출력하게 되므로 제5도의 블록 I3와 블록I1의 선택단자인 SB에 논리값 1이 입력되어 블록 I3와 블록 I1의 입력단자B7:0에 입력되는 데이터를 멀티플렉싱하게 되어 제5도의 블록 I2의 입력단자 DATA7:0에는 블록 I1의 B7:0로 입력되는 데이터가 입력되며, 블록 12의 어드레스 입력단자인 A4:0에는 블록 I2의 기본적으로 세팅된 어드레스인 L_ADD_24:0의 값이 입력되므로 자동적으로 블록 I2 또한 억세스하게 된다.

제5도의 블록 I1의 입력단자 B7:0에 입력되는 값을 살펴보면 다음과 같다.

블록I0를 조정하기 위하여 기입한 값 DATA7:0는 그대로 DQ7:0가 되고 최종 출력인 START4:0는 START9:0의 LSB 5비트가 되므로 DATA7:0의 LSB 5비트만이 START9:0의 LSB 5비트가 되며 DATA7:0의 MSB 3비트는 제5도의 블록 I0를 억세스하여 새로운 값을 기입하며 자동적으로 동시에 억세스되게 설계되어 있는 블록 I2의 입력 DATA7:0를 조정한다.

제5도의 블록 I4에 의하여, START9:0의 LSB 5비트를 지정한 값과 블록 I0의 DATA7:5를 더한 값이 최종적으로 블록 I2의 출력에 연결된 STOP7:0에 연결되어 STOP9:0의 LSB 8비트를 담당하게 된다. 상기에서 설명한 바와 같이 블록 I0를 억세스하여 기입을 할 경우가 아니라면 블록 I0의 출력인 WRE가 논리값 0을 가지므로 블록 I3에서는 어드레스 버스인 A4:0가 선택되어 블록 I2의 A4:0에 연결되고 블록 I1에서는 데이터 버스인 DATA7:0가 선택되어 블록 I2의 입력 DATA7:0에 연결되므로 정상적인 억세스를 수행할 수 있게 된다.

제4도에 도시한 바와 같이 블록 I0의 입력인 L_ADD_14:0에는 20이, L_ADD_24:0에는 21이, LV_17:0에는 11이 LV_27:0에는 12가 각각 입력되므로 본 발명의 동작을 위해 RB에 논리값 0를 인가하여 초기화 시킨다면 제5도의 블록 I0의 출력 START4:0에는 11이 출력되고 STOP4:0에는 12가 출력되어질 것이다. 블록 I11의 기본 입력값이 L_ADD4:0는 26이며, LV7:0는 0이므로 블록 I11의 출력 STOP9:8과 START9:5도 모두 논리값 0을 갖는다. 따라서, START9:0에는 11이 인가될 것이고 STOP9:0에는 12가 인가될 것이다.

이상과 같이 본 발명에서는 타임코드정보가 실린 라인수가 다르거나, 방송방식의 포맷이 다르다 할지라도 외부에서 사용자가 데이터를 바꾸어가면서 자유로이 조정할 수 있어서 응용 가능성을 향상시킬 수 있다.

Claims

디지탈 변환 레벨을 가진 복합영상정보와 선택된 기준레벨을 비교하여 직렬 타임코드정보를 검출하는 검출수단; 검출된 직렬 타임코드정보를 병렬 타임코드정보로 변환하는 직병렬 변환수단; 상기 복합영상정보와 병렬 타임코드정보를 선택하는 출럭선택수단; 선택된 정보를 주어진 타임코드 클럭신호에 응답하여 소정 전송율로 래치하고 래치된 정보를 출력하는 출력래치수단; 1/2라인 계수치와 주어진 타임코드 시작정보 및 종료정보를 비교하여 라인 윈도우신호를 발생하는 라인 윈도우 수단; 상기 라인 윈도우신호에 응답하여 상기 타임코드 클럭신호를 생성하는 클럭발생수단; 및 위부에서 주어진 데이터에 따라 상기 각 수단을 제어하는 제어신호를 발생하는 인터페이스부를 구비하는 것을 특징으로 하는 타임코드 생성회로.
제1항에 있어서, 상기 클럭발생수단은 직렬 타임코드정보를 입력하여 타임코드 동기비트신호의 하강엣지를 검출하는 하강엣지 검출수단; 라인 윈도우신호와 인에이블신호와 하강엣지 검출신호에 응답하는 게이트수단; 수평동기신호에 리세트되고 상기 게이트수단의 출력에 세트되어 엑티브신호를 발생하는 액티브수단; 상기 액티브수단의 출력상승엣지를 검출하여 리세트신호를 발생하는 상승엣지 검출수단; 상기 리세트신호에 응답하여 리세트되고 결정상수에 응답하여 라인당 결정된 클럭수에 따라 데이터 전송율에 대응하는 제1클럭신호를 발생하는 제1클럭발생기; 상기 제1클럭신호를 클럭입력하고 주어진 분주율로 분주된 제2클럭신호를 발생하는 제2클럭발생기; 및 제1 및 제2클럭신호를 선택하여 클럭신호를 출력하는 클럭선택수단을 구비하는 것을 특징으로 하는 타임코드 생성회로.
제2항에 있어서, 상기 주어진 분주율은 데이터 전송율의 1/8 또는 1/10중 선태된 것을 특징으로 하는 타임코드 생성회로.
제1항에 있어서, 상기 기준레벨은 아날로그 디지탈 변환 레벨로 96 또는 128 중에서 선택되는 것을 특징으로 하는 타임코드 생성회로.
제1항에 있어서, 상기 인터페이스부는 상기 타임코드 시작정보와 종료정보의 초기 세팅값을 가지며 외부로 부터의 조정값 기입시에는 기입된 조정값에 따른 타임코드 시작정보와 종료정보를 제공하는 것을 특징으로 하는 타임코드 생성회로.
제5항에 있어서, 상기 인터페이스부는 리세트시에는 외부로부터 기입된 조정값들이 리세트되고 상기 초기 세팅값으로 타임코드 시작정보와 종료정보가 제공되는 것을 특징으로 하는 타임코드 생성회로.
디지탈 변환 레벨을 가진 복합영상정보와 선택된 기준레벨을 비교하여 직렬 타임코드정보를 검출하는 검출수단; 검출된 직렬 타임코드정보를 병렬 타임코드정보로 변환하는 직병렬 변환수단; 상기 복합영상정보와 병렬 타임코드정보를 선택하는 출력선택수단; 선택된 정보를 주어진 타임코드 클럭신호에 응답하여 소정 전송율로 래치하고 래치된 정보를 출력하는 출력래치수단; 1/2라인 계수치와 주어진 타임코드 시작정보 및 종료정보를 비교하여 라인 윈도우신호를 발생하는 라인 윈도우 수단; 상기 라인 윈도우신호에 응답하여 게이팅된 상기 직렬 타임코드정보의 하강엣지에 응답하여 세트되고 수평동기신호의 선단에서 리세트되는 리세트신호를 발생하는 리세트수단; 상기 리세트신호에 응답하여 주어진 라인당 클럭수로 데이터 전송율의 제1 클럭신호를 발생하고 데이터 전송율을 주어진 분주율로 분주한 제2클럭신호를 발생하여 제1 및 제2클럭신호를 선택적으로 상기 타임코드 클럭신호로 발생하는 클럭수단; 및 외부에서 주어진 데이터에 따라 상기 각 수단을 제어하는 제어신호를 발생하는 인테페이스부를 구비하는 것을 특징으로 하는 타임코드 생성회로.