JPH09219845A - タイムコード生成回路 - Google Patents
タイムコード生成回路Info
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- JPH09219845A JPH09219845A JP8286445A JP28644596A JPH09219845A JP H09219845 A JPH09219845 A JP H09219845A JP 8286445 A JP8286445 A JP 8286445A JP 28644596 A JP28644596 A JP 28644596A JP H09219845 A JPH09219845 A JP H09219845A
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- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/087—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only
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- H04N7/088—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
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- G11B27/3054—Vertical Interval Time code [VITC]
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- Multimedia (AREA)
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- Television Systems (AREA)
- Television Signal Processing For Recording (AREA)
- Image Analysis (AREA)
Abstract
られたタイムコードを生成できるタイムコード生成回路
を提供する。 【解決手段】 ディジタル変換レベルを有する複合映像
情報CVSと所定の基準レベルとを比較して直列タイム
コード情報STDを検出する検出手段10と、情報ST
Dを並列タイムコード情報に変換する直並列変換手段1
2と、情報CVSと並列タイムコード情報の一方を選択
する出力選択手段14と、選択された情報を、タイムコ
ード・クロック信号CLKに応答して所定の伝送率でラ
ッチし、該ラッチされた情報を出力する出力ラッチ手段
16と、1/2ライン計数値とタイムコード開始情報及
び終了情報とを比較してラインウィンドウ信号LWを発
生するラインウィンドウ手段18と、信号LWに応答し
て信号CLKを生成するクロック発生手段20と、外部
から与えられたデータに応じて前記各手段を制御するイ
ンタフェース部22とを備える。
Description
路に係り、特にTV放送システムの複合映像信号の垂直
ブランキング区間に載せられたタイムコードが生成でき
るタイムコード生成回路に関する。
度信号と色差信号、垂直及び水平同期信号が合成されて
いる。また、映像信号の垂直ブランキング区間にはデー
タが存在しないことを用いて、この区間にビデオ編集時
に使うためのタイムコード情報を載せている。かかるタ
イムコード情報としては、動画像・TVエンジニア組合
(SMPTE:Society of Motion Picture and Televi
sion Engineers)で規定するVITC(Vertical Inter
val Time Code)がある。
システムでは、タイムコード情報を7〜17、270〜
279ラインのうち不連続的な2本のライン上に載せ、
625ライン/50Hz PAL系放送システムではタ
イムコード情報を6〜22、319〜335ラインのう
ち不連続的な2本のライン上に載せるようになってい
る。
8ビットのタイムコードよりなる90ビットの情報より
構成され、2バイトのフレーム/秒/分/時の時間コー
ド情報と1バイトのエラー検出/訂正コード情報より構
成される(Keith Jack 著 "Video Demystified", 1993
High Text Publications, Inc., pp.175〜178 参照)。
は前述したタイムコード情報を読み出して、より効率の
よい編集を行っているが、放送方式またはユーザーに応
じてVITCのライン指定が異なるビデオプログラムを
編集したい場合は、セットでVITC情報が検出できな
くなり、互換性に欠けるという問題点があった。
決するためになされたもので、完全なディジタル方式を
用いてより簡単でかつ修正が容易であり、外部から操作
自在にすることにより互換性に優れるタイムコード生成
回路を提供することを目的とする。
ド生成回路は、ディジタル変換レベルを有する複合映像
情報と選ばれた基準レベルとを比較して直列タイムコー
ド情報を検出する検出手段と、前記検出された直列タイ
ムコード情報を並列タイムコード情報に変換する直並列
変換手段と、前記複合映像情報と前記並列タイムコード
情報とのいずれか一方を選択する出力選択手段と、該選
択された情報をタイムコード・クロック信号に応答して
所定の伝送率にラッチし、該ラッチされた情報を出力す
る出力ラッチ手段と、1/2ライン計数値とタイムコー
ド開始情報及び終了情報とを比較してラインウィンドウ
信号を発生するラインウィンドウ手段と、前記ラインウ
ィンドウ信号に応答して前記タイムコード・クロック信
号を生成するクロック発生手段と、外部から与えられた
データに応じて前記各手段を制御する制御信号を発生す
るインタフェース部とを備えることを特徴とする。
ータに応答してタイムコード情報が生成できて、相違し
て指定されたタイムコード情報について互換性を有す
る。
明をさらに詳しく説明する。
路のブロック構成を示す。図1のタイムコード発生回路
は、ディジタル変換レベルを有する複合映像情報CVS
と選択された基準レベルとを比較して直列タイムコード
情報STDを検出する検出手段10と、検出された直列
タイムコード情報STDを並列タイムコード情報に変換
する直並列変換手段12と、複合映像情報CVSと並列
タイムコード情報のどちらか一方を選択する出力選択手
段14と、この選択された情報を、タイムコード・クロ
ック信号CLKに応答して所定伝送率にラッチし、この
ラッチされた情報を出力する出力ラッチ手段16と、1
/2ライン計数値LNCNTとタイムコード開始情報S
TART及び終了情報STOPとを比較してラインウィ
ンドウ信号LWを発生するラインウィンドウ手段18
と、ラインウィンドウ信号LWに応答してタイムコード
・クロック信号CLKを生成するクロック発生手段20
と、外部から与えられるデータdataに応じて前記各
手段を制御する制御信号を発生するインタフェース部2
2とを含む。
映像情報で、アナログディジタル変換レベルを有する映
像信号である。この複合映像情報は、アナログディジタ
ル変換されたレベルであって、ブランキングレベルが6
4または80であり、トップレベルが144または22
4として与えられる。
水平映像信号の1/2ライン数を計数した値である。
の開始点を水平映像信号のライン数によって表す10ビ
ットのデータであり、STOPは、VITCを発生させ
る動作の終了点を水平映像信号のライン数によって表す
10ビットのデータである。
“0”に分離するための基準レベルを選択する信号であ
る。この基準レベルは、アナログディジタル変換レベル
であって、96または128に選ばれるが、LVが、
“1”なら96が選択され、“0”なら128が選択さ
れる。
なら複合映像情報が出力され、“0”なら並列タイムコ
ード情報が出力される。
個数を決定するDTO(Discrete Time Oscillator)の
決定定数である。
タを抽出するためのクロック信号であって、与えられた
モードにより映像情報のデータ伝送率と等しいか、又は
データ伝送率の1/8若しくは1/10に当たるクロッ
ク信号である。
れる出力情報である。AVは、アクティブビデオ信号で
ある。VITCは、分周率選択信号であり、1の場合は
分周率1/10を選択し、0の場合は1/8を選択す
る。
構成を示す。クロック発生手段20は、リセット手段2
0Aとクロック手段20Bに大別される。リセット手段
20Aは、直列タイムコード情報STDが入力されてタ
イムコード同期ビット信号の下降エッジを検出する下降
エッジ検出手段24と、ラインウィンドウ信号LWとイ
ネーブル信号ENEと下降エッジ検出信号とに応答する
ゲート手段26と、水平同期信号AVによってリセット
され、ゲート手段26の出力によってセットされるアク
ティブ信号を発生するアクティブ手段28と、アクティ
ブ手段28の出力の上昇エッジを検出してリセット信号
を発生する上昇エッジ検出手段30とを含む。クロック
手段20Bは、前記リセット信号に応答してリセットさ
れ、決定定数Pに応答してライン当たり決定されたクロ
ック数に応じて13ビットのデータ伝送率に対応する第
1クロック信号CLK1を発生する第1DTO32と、
第1クロック信号CLK1をクロック入力し、VITC
に応答して与えられた分周率、すなわち1/8または1
/10に分周された第2クロック信号CLK2を発生す
る第2DTO34と、MLTに応答して第1及び第2ク
ロック信号CLK1、CLK2のいずれか一方を選択し
てクロック信号CLKとして出力するクロック選択手段
36とを含む。
成を結合した望ましい一実施形態の具体的な回路構成を
示す。
のディジタル比較器であり、入力端子A<10:0>及
びB<10:0>に入力される値が等しい場合に、論理
値1を出力する。ブロックI020は、8ビットマルチ
プレクサであり、ブロックI021は、Dフリップフロ
ップを八つ、並列に連結した8ビットレジスタである。
ブロックI03は、J−Kマスタスレーブ・フリップフ
ロップであり、ブロックI06、I060などはリセッ
ト回路が付加されたDフリップフロップである。ブロッ
クI07は、13ビット加算器であり、ブロックI09
は、4ビット加算器であり、それぞれのMSB1ビット
は捨てる。ブロックI04は、3ビットマルチプレクサ
であり、その入力SAが論理値1の時、入力A<2:0
>を選択して出力する。ブロックI05は、3ビットデ
ィジタル比較器であり、A<2:0>端子に入力される
値がB<2:0>端子に入力される値より大きい時に論
理値1を出力する。ブロックI07とブロックI08が
第1DTO32をなし、ブロックI07の入力A<7:
0>には543が印加されている。ブロックI07は1
3ビット加算器でありオーバフローが発生してその出力
が0となる最大値は8191なので(8191/54
3)*(システムクロックの周期)の値が13ビットD
T032の出力クロックの周期となり、本実施形態の出
力データ伝送率となる。ブロックI012〜ブロックI
019は、リセット回路が付加されたDフリップフロッ
プであって、8ビット直並列変換手段12を構成する。
の実施形態の動作について説明する。
在の水平映像信号のライン値とSTARTにより入力さ
れる値とを比較して等しい時は論理値1がS−Rフリッ
プフロップのセット端子に入力される。また、LNCN
Tの値とSTOPにより入力される値とを比較して等し
い場合、論理値1がS−Rフリップフロップのリセット
端子に入力される。従って、その出力は通常は論理値0
であるが、STARTにより指定されたラインから論理
値1に上昇し、STOPにより指定されたラインの値か
ら再び論理値0に戻る。
信号は、LVにより決定される128又は96の値に基
づいて、128より大きい値は1、小さい値は0と決定
され、又は96より大きい値は1、小さい値は0と決定
される。
出手段10の出力が論理値1に上昇してから再び論理値
0に下がった時、その下降エッジでパルスが発生する。
そして、STARTとSTOPにより出力されるライン
ウィンドウ信号LWの値が論理値1の時のみ、そのパル
スがS−Rフリップフロップのセット端子に入力され、
そのS−Rフリップフロップの出力を論理値1に上昇さ
せ、リセット端子へはAV信号の下降エッジを検出した
パルスが入力され、上昇した論理値を再び論理値0を下
げる。その値がACTとなる。ACTの上昇エッジを検
出してリセット信号を発生させた後、リセット信号を用
いて二つのDTO32、34をリセットさせれば、二つ
のDTOはACTの上昇エッジ以後、正常に動作し、第
1DTO32の13ビット出力信号のうちMSBを取れ
ば、第1クロック信号CLK1となり、また第1クロッ
ク信号CLK1をクロックとして用いる第2DTO34
のMSBを取れば、第2クロック信号CLK2となる。
第1及び第2クロック信号をMLTを用いてマルチプレ
クスすればMLTが論理値1の時は第2クロック信号が
選択されるので、データ伝送率の1/8または1/10
に当たるクロック信号がCLKとなり、MLTが論理値
0の場合は、第1クロック信号が選択されてデータ伝送
率に当たるクロックがCLKとなる。LVにより論理値
0と論理値1に分離された映像信号は、8ビット直並列
変換手段12を経た後にMLTによりマルチプレクスさ
れ出力される。MLTが論理値0の場合は並列タイムコ
ード情報が出力されるが、MLTが論理値1の場合はL
Vにより分離されない元の映像情報が出力される。
値(128、96)を以て映像信号を論理値0と論理値
1に分離するのは、応用回路や応用方式によりタイムコ
ードが相異なる最大振幅を有することができるので応用
の便宜性を高めるためである。
ましい一実施形態を示した詳細回路図である。図5は、
図4に示したブロックI11の具体的な構成を示し、図
6は、図5に示したブロックI0及びI2の具体的な構
成を示す。
部から本実施形態を調整するための回路であり、マイク
ロコントローラと連結される。ブロックI8〜I10
は、同一構造を有するので、代表としてブロックI8に
ついて説明する。
ータバスに連結されユーザーの意図によりプログラムす
るデータを書き込み、又は読み出すためのデータ通路で
あり、A<4:0>端子は、5ビットのアドレスバスに
連結され、ブロックI8〜I10のうち調整しようとす
るブロックのアドレスを指定するためのものである。R
EAD端子には、現在適用中の計数値を読み出そうとす
る時、論理値1の信号が入力され、現在指定されたアド
レスに適用中の計数値がDATA<7:0>に出力され
る。WRITE端子には、指定されたアドレスに該当す
るブロックに、新たな計数値を適用しようとする時、論
理値1の信号が入力され、その時にDATA<7:0>
を通して入力される値が、指定したアドレスに該当する
ブロックに書き込まれる。RBはリセットバー信号であ
って、この端子に論理値0の信号が入力されればLV<
7:0>端子に入力された基本値が全部新たに入力さ
れ、それ以前にユーザーがプログラムした計数値はリセ
ットされて初期状態となる。LV<7:0>端子は、V
DDとVSSにチップ内部で連結されている。L_AD
D<4:0>端子には、マイクロコントローラと連結さ
れる基本単位ブロックI8〜I10の固有アドレスが設
定されていて、アドレスバスを通じて入力される値と各
固有の設定値とを比較して等しい場合に、その基本ブロ
ックが指定されて外部から調整できるようになる。
7:0>には、216(=11011000)が設定さ
れており、L_ADD<4:0>には21(1010
1)が設定されている。LV<7:0>とブロックI8
の出力であるM21<7:0>は、ビット対ビットに連
結される。つまり、M21<7:6>はP<1:0>と
連結されるので、P<1:0>には基本値として3(1
1)が設定される。同様に、MLTには基本値0が設定
され、LVには基本値0、VITCには基本値0、EN
Eには基本値0がそれぞれ設定される。
I9の基本値として設定されたLV<7:0>の値であ
る135(10000111)は、そのままブロックI
9の出力M22<7:0>に伝達され、P<9:2>の
基本値として決定される。また、ブロックI10のLV
<7:0>には、基本値0(00000000)が設定
されているので、STOP<9:8>は、0(00)と
決定され、START<9:5>も、0(00000)
に基本値が決定される。
0>には、順番にそれぞれ21、22、26が設定され
ているので、アドレスバスであるA<4:0>に、21
が入力されればブロックI8が、22が入力されればブ
ロックI9が、26が入力されればブロックI11が選
択される。
記ブロックI8のような、マイクロコントローラと連結
されて使われる二つの基本ブロックを用いて特別な機能
を有するように構成される。
あるDQ<7:0>は、本発明の目的であるVITCを
生成し始める映像信号のラインを指定し、ブロックI2
の出力端子であるDQ<7:0>は、VITCを生成す
る映像信号のライン端を指定する。そして、ブロックI
0を指定してSTARTを調整したとすれば、別途、マ
イクロコントローラを使用することなしに自動的にST
OPをも調整し、その時のSTOPの値がユーザーの意
図にそわない値なら再びブロックI2の調整も可能なよ
うに構成されている。
ブロックI0のL_ADD_1<4:0>とLV_1<
7:0>は、20(10100)と11(0000 1
011)にそれぞれ設定されるので、入力端子A<4:
0>に20が入力され、WR端子に論理値1の信号が入
力されたとすれば、ブロックI0にユーザーの所望の値
をDATA<7:0>に載せて送れる。その際、ブロッ
クI0の出力端子であるWREが1を出力するので、ブ
ロックI3とブロックI1の選択端子であるSBに論理
値1が入力され、ブロックI3とブロックI1の入力端
子B<7:0>に入力されるデータが選択される。これ
によって、ブロックI2の入力端子DATA<7:0>
にはブロックI1のB<7:0>に入力されるデータが
入力され、ブロックI2のアドレス入力端子A<4:0
>にはブロックI2の基本設定アドレスであるL_AD
D_2<4:0>の値が入力されるので自動にブロック
I2もアクセスされることになる。
7:0>に入力される値について説明する。
値DATA<7:0>は、そのままDQ<7:0>とな
り、最終出力であるSTART<4:0>は、STAR
T<9:0>のLSB5ビットとなるので、DATA<
7:0>の下位5ビットのみSTART<9:0>の下
位5ビットとなり、DATA<7:0>の上位3ビット
は、ブロックI0をアクセスして新たな値を書き込む際
に同時にアクセスされるブロックI2の入力DATA<
7:0>を調整する。
9:0>の下位5ビットを指定する値とブロックI0の
DATA<7:5>を加えた値が最終的にブロックI2
の出力に連結されたSTOP<7:0>に連結され、S
TOP<9:0>の下位8ビットを担う。
して書き込んだ場合でなければ、ブロックI0の出力で
あるWREは論理値0を有するので、ブロックI3では
アドレスバスであるA<4:0>が選択されてブロック
I2のA<4:0>端子に連結され、ブロックI1では
データバスであるDATA<7:0>が選択されブロッ
クI2の入力DATA<7:0>に連結されるので通常
のアクセスを行える。
_ADD_1<4:0>には20が、L_ADD_2<
4:0>には21が、LV_1<7:0>には11が、
LV_2<7:0>には12がそれぞれ入力されるの
で、本実施形態の動作のためにRBに論理値0を印加し
て初期化させれば、ブロックI0の出力START<
4:0>には11が出力され、STOP<4:0>には
12が出力される。ブロックI10の基本入力値がL_
ADD<4:0>は26であり、LV<7:0>は0な
ので、ブロックI10の出力STOP<9:8>とST
ART<9:5>は、全て論理値0を有する。従って、
START<9:0>には11が印加され、STOP<
9:0>には12が印加される。
ード情報が載せられたライン数が異なったり、放送方式
のフォーマットが異なったとしてもユーザーが外部から
データを変更しながら調整できて応用可能性を向上させ
うる。
すブロック図である。
図である。
す詳細回路図である。
の構成を示すブロック図である。
図である。
す回路図である。
Claims (7)
- 【請求項1】 ディジタル変換レベルを有する複合映像
情報と所定の基準レベルとを比較して直列タイムコード
情報を検出する検出手段と、 前記直列タイムコード情報を並列タイムコード情報に変
換する直並列変換手段と、 前記複合映像情報と並列タイムコード情報とのいずれか
一方を選択する出力選択手段と、 該選択された情報を、タイムコード・クロック信号に応
答して所定伝送率にラッチし、該ラッチされた情報を出
力する出力ラッチ手段と、 1/2ライン計数値とタイムコード開始情報及び終了情
報とを比較してラインウィンドウ信号を発生するライン
ウィンドウ手段と、 前記ラインウィンドウ信号に応答して前記タイムコード
・クロック信号を生成するクロック発生手段と、 外部から与えられたデータに応じて前記各手段を制御す
る制御信号を発生するインタフェース部とを備えること
を特徴とするタイムコード生成回路。 - 【請求項2】 前記クロック発生手段は、 直列タイムコード情報が入力されて、タイムコード同期
ビット信号の下降エッジを検出する下降エッジ検出手段
と、 ラインウィンドウ信号とイネーブル信号と下降エッジ検
出信号とに応答するゲート手段と、 水平同期信号によってリセットされ、前記ゲート手段の
出力によってセットされ、アクティブ信号を発生するア
クティブ手段と、 該アクティブ手段の出力の上昇エッジを検出してリセッ
ト信号を発生する上昇エッジ検出手段と、 前記リセット信号に応答してリセットされ、決定定数に
応答してライン当たり決定されたクロック数に応じてデ
ータ伝送率に応ずる第1クロック信号を発生する第1ク
ロック発生器と、 前記第1クロック信号をクロック入力して、所定の分周
率で分周された第2クロック信号を発生する第2クロッ
ク発生器と、 前記第1及び第2クロック信号のいずれか一方を選択し
てクロック信号として出力するクロック選択手段とを備
えることを特徴とする請求項1に記載のタイムコード生
成回路。 - 【請求項3】 前記所定の分周率は、データ伝送率の1
/8または1/10に選ばれることを特徴とする請求項
2に記載のタイムコード生成回路。 - 【請求項4】 前記基準レベルは、アナログディジタル
変換レベルとして96又は128が選ばれることを特徴
とする請求項1に記載のタイムコード生成回路。 - 【請求項5】 前記インタフェース部は、前記タイムコ
ード開始情報と終了情報の初期設定値を有し、外部から
調整値が書き込まれた場合は、書き込まれた調整値によ
るタイムコード開始情報と終了情報を提供することを特
徴とする請求項1に記載のタイムコード生成回路。 - 【請求項6】 前記インタフェース部は、リセット時は
外部から書き込まれた調整値がリセットされ、前記初期
設定値をタイムコード開始情報と終了情報として提供す
ることを特徴とする請求項5に記載のタイムコード生成
回路。 - 【請求項7】 ディジタル変換レベルを有する複合映像
情報と所定の基準レベルとを比較して直列タイムコード
情報を検出する検出手段と、 前記直列タイムコード情報を並列タイムコード情報に変
換する直並列変換手段と、 前記複合映像情報と並列タイムコード情報とのいずれか
一方を選択する出力選択手段と、 該選択された情報を、タイムコード・クロック信号に応
答して所定伝送率にラッチし、該ラッチされた情報を出
力する出力ラッチ手段と、 1/2ライン計数値とタイムコード開始情報及び終了情
報とを比較してラインウィンドウ信号を発生するライン
ウィンドウ手段と、 前記ラインウィンドウ信号によってゲートされた、前記
直列タイムコード情報の下降エッジに応答してセットさ
れ、水平同期信号の先端でリセットされるリセット信号
を発生するリセット手段と、 前記リセット信号に応じて、与えられたライン当たりク
ロック数でデータ伝送率の第1クロック信号を発生し、
データ伝送率を所定の分周率で分周した第2クロック信
号を発生して、第1及び第2クロック信号を選択的に前
記タイムコード・クロック信号として発生するクロック
手段と、 外部から与えられたデータに応じて前記各手段を制御す
る制御信号を発生するインタフェース部とを備えること
を特徴とするタイムコード生成回路。
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