JPH09219845A - タイムコード生成回路 - Google Patents
タイムコード生成回路Info
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- JPH09219845A JPH09219845A JP8286445A JP28644596A JPH09219845A JP H09219845 A JPH09219845 A JP H09219845A JP 8286445 A JP8286445 A JP 8286445A JP 28644596 A JP28644596 A JP 28644596A JP H09219845 A JPH09219845 A JP H09219845A
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- signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/087—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
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- H04N7/088—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
- G11B27/3036—Time code signal
- G11B27/3054—Vertical Interval Time code [VITC]
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Television Signal Processing For Recording (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】
【課題】 複合映像信号の垂直ブランキング区間に載せ
られたタイムコードを生成できるタイムコード生成回路
を提供する。 【解決手段】 ディジタル変換レベルを有する複合映像
情報ＣＶＳと所定の基準レベルとを比較して直列タイム
コード情報ＳＴＤを検出する検出手段１０と、情報ＳＴ
Ｄを並列タイムコード情報に変換する直並列変換手段１
２と、情報ＣＶＳと並列タイムコード情報の一方を選択
する出力選択手段１４と、選択された情報を、タイムコ
ード・クロック信号ＣＬＫに応答して所定の伝送率でラ
ッチし、該ラッチされた情報を出力する出力ラッチ手段
１６と、１／２ライン計数値とタイムコード開始情報及
び終了情報とを比較してラインウィンドウ信号ＬＷを発
生するラインウィンドウ手段１８と、信号ＬＷに応答し
て信号ＣＬＫを生成するクロック発生手段２０と、外部
から与えられたデータに応じて前記各手段を制御するイ
ンタフェース部２２とを備える。
られたタイムコードを生成できるタイムコード生成回路
を提供する。 【解決手段】 ディジタル変換レベルを有する複合映像
情報ＣＶＳと所定の基準レベルとを比較して直列タイム
コード情報ＳＴＤを検出する検出手段１０と、情報ＳＴ
Ｄを並列タイムコード情報に変換する直並列変換手段１
２と、情報ＣＶＳと並列タイムコード情報の一方を選択
する出力選択手段１４と、選択された情報を、タイムコ
ード・クロック信号ＣＬＫに応答して所定の伝送率でラ
ッチし、該ラッチされた情報を出力する出力ラッチ手段
１６と、１／２ライン計数値とタイムコード開始情報及
び終了情報とを比較してラインウィンドウ信号ＬＷを発
生するラインウィンドウ手段１８と、信号ＬＷに応答し
て信号ＣＬＫを生成するクロック発生手段２０と、外部
から与えられたデータに応じて前記各手段を制御するイ
ンタフェース部２２とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はタイムコード生成回
路に係り、特にＴＶ放送システムの複合映像信号の垂直
ブランキング区間に載せられたタイムコードが生成でき
るタイムコード生成回路に関する。
路に係り、特にＴＶ放送システムの複合映像信号の垂直
ブランキング区間に載せられたタイムコードが生成でき
るタイムコード生成回路に関する。
【０００２】
【従来の技術】ＴＶ放送システムの複合映像信号は、輝
度信号と色差信号、垂直及び水平同期信号が合成されて
いる。また、映像信号の垂直ブランキング区間にはデー
タが存在しないことを用いて、この区間にビデオ編集時
に使うためのタイムコード情報を載せている。かかるタ
イムコード情報としては、動画像・ＴＶエンジニア組合
（ＳＭＰＴＥ：Society of Motion Picture and Televi
sion Engineers）で規定するＶＩＴＣ（Vertical Inter
val Time Code）がある。
度信号と色差信号、垂直及び水平同期信号が合成されて
いる。また、映像信号の垂直ブランキング区間にはデー
タが存在しないことを用いて、この区間にビデオ編集時
に使うためのタイムコード情報を載せている。かかるタ
イムコード情報としては、動画像・ＴＶエンジニア組合
（ＳＭＰＴＥ：Society of Motion Picture and Televi
sion Engineers）で規定するＶＩＴＣ（Vertical Inter
val Time Code）がある。
【０００３】５２５ライン／６０Ｈｚ ＮＴＳＣ系放送
システムでは、タイムコード情報を７〜１７、２７０〜
２７９ラインのうち不連続的な２本のライン上に載せ、
６２５ライン／５０Ｈｚ ＰＡＬ系放送システムではタ
イムコード情報を６〜２２、３１９〜３３５ラインのう
ち不連続的な２本のライン上に載せるようになってい
る。
システムでは、タイムコード情報を７〜１７、２７０〜
２７９ラインのうち不連続的な２本のライン上に載せ、
６２５ライン／５０Ｈｚ ＰＡＬ系放送システムではタ
イムコード情報を６〜２２、３１９〜３３５ラインのう
ち不連続的な２本のライン上に載せるようになってい
る。
【０００４】ＶＩＴＣは、九つの２ビットの同期信号と
８ビットのタイムコードよりなる９０ビットの情報より
構成され、２バイトのフレーム／秒／分／時の時間コー
ド情報と１バイトのエラー検出／訂正コード情報より構
成される（Keith Jack 著 "Video Demystified", 1993
High Text Publications, Inc., pp.175〜178 参照）。
８ビットのタイムコードよりなる９０ビットの情報より
構成され、２バイトのフレーム／秒／分／時の時間コー
ド情報と１バイトのエラー検出／訂正コード情報より構
成される（Keith Jack 著 "Video Demystified", 1993
High Text Publications, Inc., pp.175〜178 参照）。
【０００５】
【発明が解決しようとする課題】そして、ビデオ編集時
は前述したタイムコード情報を読み出して、より効率の
よい編集を行っているが、放送方式またはユーザーに応
じてＶＩＴＣのライン指定が異なるビデオプログラムを
編集したい場合は、セットでＶＩＴＣ情報が検出できな
くなり、互換性に欠けるという問題点があった。
は前述したタイムコード情報を読み出して、より効率の
よい編集を行っているが、放送方式またはユーザーに応
じてＶＩＴＣのライン指定が異なるビデオプログラムを
編集したい場合は、セットでＶＩＴＣ情報が検出できな
くなり、互換性に欠けるという問題点があった。
【０００６】本発明は、かかる従来の技術の問題点を解
決するためになされたもので、完全なディジタル方式を
用いてより簡単でかつ修正が容易であり、外部から操作
自在にすることにより互換性に優れるタイムコード生成
回路を提供することを目的とする。
決するためになされたもので、完全なディジタル方式を
用いてより簡単でかつ修正が容易であり、外部から操作
自在にすることにより互換性に優れるタイムコード生成
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係るタイムコー
ド生成回路は、ディジタル変換レベルを有する複合映像
情報と選ばれた基準レベルとを比較して直列タイムコー
ド情報を検出する検出手段と、前記検出された直列タイ
ムコード情報を並列タイムコード情報に変換する直並列
変換手段と、前記複合映像情報と前記並列タイムコード
情報とのいずれか一方を選択する出力選択手段と、該選
択された情報をタイムコード・クロック信号に応答して
所定の伝送率にラッチし、該ラッチされた情報を出力す
る出力ラッチ手段と、１／２ライン計数値とタイムコー
ド開始情報及び終了情報とを比較してラインウィンドウ
信号を発生するラインウィンドウ手段と、前記ラインウ
ィンドウ信号に応答して前記タイムコード・クロック信
号を生成するクロック発生手段と、外部から与えられた
データに応じて前記各手段を制御する制御信号を発生す
るインタフェース部とを備えることを特徴とする。
ド生成回路は、ディジタル変換レベルを有する複合映像
情報と選ばれた基準レベルとを比較して直列タイムコー
ド情報を検出する検出手段と、前記検出された直列タイ
ムコード情報を並列タイムコード情報に変換する直並列
変換手段と、前記複合映像情報と前記並列タイムコード
情報とのいずれか一方を選択する出力選択手段と、該選
択された情報をタイムコード・クロック信号に応答して
所定の伝送率にラッチし、該ラッチされた情報を出力す
る出力ラッチ手段と、１／２ライン計数値とタイムコー
ド開始情報及び終了情報とを比較してラインウィンドウ
信号を発生するラインウィンドウ手段と、前記ラインウ
ィンドウ信号に応答して前記タイムコード・クロック信
号を生成するクロック発生手段と、外部から与えられた
データに応じて前記各手段を制御する制御信号を発生す
るインタフェース部とを備えることを特徴とする。
【０００８】従って、本発明では外部から与えられたデ
ータに応答してタイムコード情報が生成できて、相違し
て指定されたタイムコード情報について互換性を有す
る。
ータに応答してタイムコード情報が生成できて、相違し
て指定されたタイムコード情報について互換性を有す
る。
【０００９】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳しく説明する。
明をさらに詳しく説明する。
【００１０】図１は、本発明によるタイムコード生成回
路のブロック構成を示す。図１のタイムコード発生回路
は、ディジタル変換レベルを有する複合映像情報ＣＶＳ
と選択された基準レベルとを比較して直列タイムコード
情報ＳＴＤを検出する検出手段１０と、検出された直列
タイムコード情報ＳＴＤを並列タイムコード情報に変換
する直並列変換手段１２と、複合映像情報ＣＶＳと並列
タイムコード情報のどちらか一方を選択する出力選択手
段１４と、この選択された情報を、タイムコード・クロ
ック信号ＣＬＫに応答して所定伝送率にラッチし、この
ラッチされた情報を出力する出力ラッチ手段１６と、１
／２ライン計数値ＬＮＣＮＴとタイムコード開始情報Ｓ
ＴＡＲＴ及び終了情報ＳＴＯＰとを比較してラインウィ
ンドウ信号ＬＷを発生するラインウィンドウ手段１８
と、ラインウィンドウ信号ＬＷに応答してタイムコード
・クロック信号ＣＬＫを生成するクロック発生手段２０
と、外部から与えられるデータｄａｔａに応じて前記各
手段を制御する制御信号を発生するインタフェース部２
２とを含む。
路のブロック構成を示す。図１のタイムコード発生回路
は、ディジタル変換レベルを有する複合映像情報ＣＶＳ
と選択された基準レベルとを比較して直列タイムコード
情報ＳＴＤを検出する検出手段１０と、検出された直列
タイムコード情報ＳＴＤを並列タイムコード情報に変換
する直並列変換手段１２と、複合映像情報ＣＶＳと並列
タイムコード情報のどちらか一方を選択する出力選択手
段１４と、この選択された情報を、タイムコード・クロ
ック信号ＣＬＫに応答して所定伝送率にラッチし、この
ラッチされた情報を出力する出力ラッチ手段１６と、１
／２ライン計数値ＬＮＣＮＴとタイムコード開始情報Ｓ
ＴＡＲＴ及び終了情報ＳＴＯＰとを比較してラインウィ
ンドウ信号ＬＷを発生するラインウィンドウ手段１８
と、ラインウィンドウ信号ＬＷに応答してタイムコード
・クロック信号ＣＬＫを生成するクロック発生手段２０
と、外部から与えられるデータｄａｔａに応じて前記各
手段を制御する制御信号を発生するインタフェース部２
２とを含む。
【００１１】図１において、ＣＶＳは、８ビットの複合
映像情報で、アナログディジタル変換レベルを有する映
像信号である。この複合映像情報は、アナログディジタ
ル変換されたレベルであって、ブランキングレベルが６
４または８０であり、トップレベルが１４４または２２
４として与えられる。
映像情報で、アナログディジタル変換レベルを有する映
像信号である。この複合映像情報は、アナログディジタ
ル変換されたレベルであって、ブランキングレベルが６
４または８０であり、トップレベルが１４４または２２
４として与えられる。
【００１２】ＬＮＣＮＴは、入力される複合映像信号の
水平映像信号の１／２ライン数を計数した値である。
水平映像信号の１／２ライン数を計数した値である。
【００１３】ＳＴＡＲＴは、ＶＩＴＣを発生させる動作
の開始点を水平映像信号のライン数によって表す１０ビ
ットのデータであり、ＳＴＯＰは、ＶＩＴＣを発生させ
る動作の終了点を水平映像信号のライン数によって表す
１０ビットのデータである。
の開始点を水平映像信号のライン数によって表す１０ビ
ットのデータであり、ＳＴＯＰは、ＶＩＴＣを発生させ
る動作の終了点を水平映像信号のライン数によって表す
１０ビットのデータである。
【００１４】ＬＶは、ＣＶＳを論理値“１”又は論理値
“０”に分離するための基準レベルを選択する信号であ
る。この基準レベルは、アナログディジタル変換レベル
であって、９６または１２８に選ばれるが、ＬＶが、
“１”なら９６が選択され、“０”なら１２８が選択さ
れる。
“０”に分離するための基準レベルを選択する信号であ
る。この基準レベルは、アナログディジタル変換レベル
であって、９６または１２８に選ばれるが、ＬＶが、
“１”なら９６が選択され、“０”なら１２８が選択さ
れる。
【００１５】ＭＬＴは、出力選択信号であって、“１”
なら複合映像情報が出力され、“０”なら並列タイムコ
ード情報が出力される。
なら複合映像情報が出力され、“０”なら並列タイムコ
ード情報が出力される。
【００１６】Ｐは、ＣＬＫの映像信号１ライン当たりの
個数を決定するＤＴＯ（Discrete Time Oscillator）の
決定定数である。
個数を決定するＤＴＯ（Discrete Time Oscillator）の
決定定数である。
【００１７】ＣＬＫは、ＶＩＴＣにより伝送されるデー
タを抽出するためのクロック信号であって、与えられた
モードにより映像情報のデータ伝送率と等しいか、又は
データ伝送率の１／８若しくは１／１０に当たるクロッ
ク信号である。
タを抽出するためのクロック信号であって、与えられた
モードにより映像情報のデータ伝送率と等しいか、又は
データ伝送率の１／８若しくは１／１０に当たるクロッ
ク信号である。
【００１８】ＣＶＳ／ＶＩＴＣは、ＣＬＫにより伝送さ
れる出力情報である。ＡＶは、アクティブビデオ信号で
ある。ＶＩＴＣは、分周率選択信号であり、１の場合は
分周率１／１０を選択し、０の場合は１／８を選択す
る。
れる出力情報である。ＡＶは、アクティブビデオ信号で
ある。ＶＩＴＣは、分周率選択信号であり、１の場合は
分周率１／１０を選択し、０の場合は１／８を選択す
る。
【００１９】図２は、クロック発生手段２０のブロック
構成を示す。クロック発生手段２０は、リセット手段２
０Ａとクロック手段２０Ｂに大別される。リセット手段
２０Ａは、直列タイムコード情報ＳＴＤが入力されてタ
イムコード同期ビット信号の下降エッジを検出する下降
エッジ検出手段２４と、ラインウィンドウ信号ＬＷとイ
ネーブル信号ＥＮＥと下降エッジ検出信号とに応答する
ゲート手段２６と、水平同期信号ＡＶによってリセット
され、ゲート手段２６の出力によってセットされるアク
ティブ信号を発生するアクティブ手段２８と、アクティ
ブ手段２８の出力の上昇エッジを検出してリセット信号
を発生する上昇エッジ検出手段３０とを含む。クロック
手段２０Ｂは、前記リセット信号に応答してリセットさ
れ、決定定数Ｐに応答してライン当たり決定されたクロ
ック数に応じて１３ビットのデータ伝送率に対応する第
１クロック信号ＣＬＫ１を発生する第１ＤＴＯ３２と、
第１クロック信号ＣＬＫ１をクロック入力し、ＶＩＴＣ
に応答して与えられた分周率、すなわち１／８または１
／１０に分周された第２クロック信号ＣＬＫ２を発生す
る第２ＤＴＯ３４と、ＭＬＴに応答して第１及び第２ク
ロック信号ＣＬＫ１、ＣＬＫ２のいずれか一方を選択し
てクロック信号ＣＬＫとして出力するクロック選択手段
３６とを含む。
構成を示す。クロック発生手段２０は、リセット手段２
０Ａとクロック手段２０Ｂに大別される。リセット手段
２０Ａは、直列タイムコード情報ＳＴＤが入力されてタ
イムコード同期ビット信号の下降エッジを検出する下降
エッジ検出手段２４と、ラインウィンドウ信号ＬＷとイ
ネーブル信号ＥＮＥと下降エッジ検出信号とに応答する
ゲート手段２６と、水平同期信号ＡＶによってリセット
され、ゲート手段２６の出力によってセットされるアク
ティブ信号を発生するアクティブ手段２８と、アクティ
ブ手段２８の出力の上昇エッジを検出してリセット信号
を発生する上昇エッジ検出手段３０とを含む。クロック
手段２０Ｂは、前記リセット信号に応答してリセットさ
れ、決定定数Ｐに応答してライン当たり決定されたクロ
ック数に応じて１３ビットのデータ伝送率に対応する第
１クロック信号ＣＬＫ１を発生する第１ＤＴＯ３２と、
第１クロック信号ＣＬＫ１をクロック入力し、ＶＩＴＣ
に応答して与えられた分周率、すなわち１／８または１
／１０に分周された第２クロック信号ＣＬＫ２を発生す
る第２ＤＴＯ３４と、ＭＬＴに応答して第１及び第２ク
ロック信号ＣＬＫ１、ＣＬＫ２のいずれか一方を選択し
てクロック信号ＣＬＫとして出力するクロック選択手段
３６とを含む。
【００２０】図３は、図１及び図２に示したブロック構
成を結合した望ましい一実施形態の具体的な回路構成を
示す。
成を結合した望ましい一実施形態の具体的な回路構成を
示す。
【００２１】ブロックＩ０１及びＩ０２は、１１ビット
のディジタル比較器であり、入力端子Ａ＜１０：０＞及
びＢ＜１０：０＞に入力される値が等しい場合に、論理
値１を出力する。ブロックＩ０２０は、８ビットマルチ
プレクサであり、ブロックＩ０２１は、Ｄフリップフロ
ップを八つ、並列に連結した８ビットレジスタである。
ブロックＩ０３は、Ｊ−Ｋマスタスレーブ・フリップフ
ロップであり、ブロックＩ０６、Ｉ０６０などはリセッ
ト回路が付加されたＤフリップフロップである。ブロッ
クＩ０７は、１３ビット加算器であり、ブロックＩ０９
は、４ビット加算器であり、それぞれのＭＳＢ１ビット
は捨てる。ブロックＩ０４は、３ビットマルチプレクサ
であり、その入力ＳＡが論理値１の時、入力Ａ＜２：０
＞を選択して出力する。ブロックＩ０５は、３ビットデ
ィジタル比較器であり、Ａ＜２：０＞端子に入力される
値がＢ＜２：０＞端子に入力される値より大きい時に論
理値１を出力する。ブロックＩ０７とブロックＩ０８が
第１ＤＴＯ３２をなし、ブロックＩ０７の入力Ａ＜７：
０＞には５４３が印加されている。ブロックＩ０７は１
３ビット加算器でありオーバフローが発生してその出力
が０となる最大値は８１９１なので（８１９１／５４
３）＊（システムクロックの周期）の値が１３ビットＤ
Ｔ０３２の出力クロックの周期となり、本実施形態の出
力データ伝送率となる。ブロックＩ０１２〜ブロックＩ
０１９は、リセット回路が付加されたＤフリップフロッ
プであって、８ビット直並列変換手段１２を構成する。
のディジタル比較器であり、入力端子Ａ＜１０：０＞及
びＢ＜１０：０＞に入力される値が等しい場合に、論理
値１を出力する。ブロックＩ０２０は、８ビットマルチ
プレクサであり、ブロックＩ０２１は、Ｄフリップフロ
ップを八つ、並列に連結した８ビットレジスタである。
ブロックＩ０３は、Ｊ−Ｋマスタスレーブ・フリップフ
ロップであり、ブロックＩ０６、Ｉ０６０などはリセッ
ト回路が付加されたＤフリップフロップである。ブロッ
クＩ０７は、１３ビット加算器であり、ブロックＩ０９
は、４ビット加算器であり、それぞれのＭＳＢ１ビット
は捨てる。ブロックＩ０４は、３ビットマルチプレクサ
であり、その入力ＳＡが論理値１の時、入力Ａ＜２：０
＞を選択して出力する。ブロックＩ０５は、３ビットデ
ィジタル比較器であり、Ａ＜２：０＞端子に入力される
値がＢ＜２：０＞端子に入力される値より大きい時に論
理値１を出力する。ブロックＩ０７とブロックＩ０８が
第１ＤＴＯ３２をなし、ブロックＩ０７の入力Ａ＜７：
０＞には５４３が印加されている。ブロックＩ０７は１
３ビット加算器でありオーバフローが発生してその出力
が０となる最大値は８１９１なので（８１９１／５４
３）＊（システムクロックの周期）の値が１３ビットＤ
Ｔ０３２の出力クロックの周期となり、本実施形態の出
力データ伝送率となる。ブロックＩ０１２〜ブロックＩ
０１９は、リセット回路が付加されたＤフリップフロッ
プであって、８ビット直並列変換手段１２を構成する。
【００２２】次に、前述した図１〜図３に基づき本発明
の実施形態の動作について説明する。
の実施形態の動作について説明する。
【００２３】ラインウィンドウ手段１８においては、現
在の水平映像信号のライン値とＳＴＡＲＴにより入力さ
れる値とを比較して等しい時は論理値１がＳ−Ｒフリッ
プフロップのセット端子に入力される。また、ＬＮＣＮ
Ｔの値とＳＴＯＰにより入力される値とを比較して等し
い場合、論理値１がＳ−Ｒフリップフロップのリセット
端子に入力される。従って、その出力は通常は論理値０
であるが、ＳＴＡＲＴにより指定されたラインから論理
値１に上昇し、ＳＴＯＰにより指定されたラインの値か
ら再び論理値０に戻る。
在の水平映像信号のライン値とＳＴＡＲＴにより入力さ
れる値とを比較して等しい時は論理値１がＳ−Ｒフリッ
プフロップのセット端子に入力される。また、ＬＮＣＮ
Ｔの値とＳＴＯＰにより入力される値とを比較して等し
い場合、論理値１がＳ−Ｒフリップフロップのリセット
端子に入力される。従って、その出力は通常は論理値０
であるが、ＳＴＡＲＴにより指定されたラインから論理
値１に上昇し、ＳＴＯＰにより指定されたラインの値か
ら再び論理値０に戻る。
【００２４】検出手段１０においては、入力された映像
信号は、ＬＶにより決定される１２８又は９６の値に基
づいて、１２８より大きい値は１、小さい値は０と決定
され、又は９６より大きい値は１、小さい値は０と決定
される。
信号は、ＬＶにより決定される１２８又は９６の値に基
づいて、１２８より大きい値は１、小さい値は０と決定
され、又は９６より大きい値は１、小さい値は０と決定
される。
【００２５】ＬＶにより指定された比較値より大きく検
出手段１０の出力が論理値１に上昇してから再び論理値
０に下がった時、その下降エッジでパルスが発生する。
そして、ＳＴＡＲＴとＳＴＯＰにより出力されるライン
ウィンドウ信号ＬＷの値が論理値１の時のみ、そのパル
スがＳ−Ｒフリップフロップのセット端子に入力され、
そのＳ−Ｒフリップフロップの出力を論理値１に上昇さ
せ、リセット端子へはＡＶ信号の下降エッジを検出した
パルスが入力され、上昇した論理値を再び論理値０を下
げる。その値がＡＣＴとなる。ＡＣＴの上昇エッジを検
出してリセット信号を発生させた後、リセット信号を用
いて二つのＤＴＯ３２、３４をリセットさせれば、二つ
のＤＴＯはＡＣＴの上昇エッジ以後、正常に動作し、第
１ＤＴＯ３２の１３ビット出力信号のうちＭＳＢを取れ
ば、第１クロック信号ＣＬＫ１となり、また第１クロッ
ク信号ＣＬＫ１をクロックとして用いる第２ＤＴＯ３４
のＭＳＢを取れば、第２クロック信号ＣＬＫ２となる。
第１及び第２クロック信号をＭＬＴを用いてマルチプレ
クスすればＭＬＴが論理値１の時は第２クロック信号が
選択されるので、データ伝送率の１／８または１／１０
に当たるクロック信号がＣＬＫとなり、ＭＬＴが論理値
０の場合は、第１クロック信号が選択されてデータ伝送
率に当たるクロックがＣＬＫとなる。ＬＶにより論理値
０と論理値１に分離された映像信号は、８ビット直並列
変換手段１２を経た後にＭＬＴによりマルチプレクスさ
れ出力される。ＭＬＴが論理値０の場合は並列タイムコ
ード情報が出力されるが、ＭＬＴが論理値１の場合はＬ
Ｖにより分離されない元の映像情報が出力される。
出手段１０の出力が論理値１に上昇してから再び論理値
０に下がった時、その下降エッジでパルスが発生する。
そして、ＳＴＡＲＴとＳＴＯＰにより出力されるライン
ウィンドウ信号ＬＷの値が論理値１の時のみ、そのパル
スがＳ−Ｒフリップフロップのセット端子に入力され、
そのＳ−Ｒフリップフロップの出力を論理値１に上昇さ
せ、リセット端子へはＡＶ信号の下降エッジを検出した
パルスが入力され、上昇した論理値を再び論理値０を下
げる。その値がＡＣＴとなる。ＡＣＴの上昇エッジを検
出してリセット信号を発生させた後、リセット信号を用
いて二つのＤＴＯ３２、３４をリセットさせれば、二つ
のＤＴＯはＡＣＴの上昇エッジ以後、正常に動作し、第
１ＤＴＯ３２の１３ビット出力信号のうちＭＳＢを取れ
ば、第１クロック信号ＣＬＫ１となり、また第１クロッ
ク信号ＣＬＫ１をクロックとして用いる第２ＤＴＯ３４
のＭＳＢを取れば、第２クロック信号ＣＬＫ２となる。
第１及び第２クロック信号をＭＬＴを用いてマルチプレ
クスすればＭＬＴが論理値１の時は第２クロック信号が
選択されるので、データ伝送率の１／８または１／１０
に当たるクロック信号がＣＬＫとなり、ＭＬＴが論理値
０の場合は、第１クロック信号が選択されてデータ伝送
率に当たるクロックがＣＬＫとなる。ＬＶにより論理値
０と論理値１に分離された映像信号は、８ビット直並列
変換手段１２を経た後にＭＬＴによりマルチプレクスさ
れ出力される。ＭＬＴが論理値０の場合は並列タイムコ
ード情報が出力されるが、ＭＬＴが論理値１の場合はＬ
Ｖにより分離されない元の映像情報が出力される。
【００２６】検出手段１０において、ＬＶにより二つの
値（１２８、９６）を以て映像信号を論理値０と論理値
１に分離するのは、応用回路や応用方式によりタイムコ
ードが相異なる最大振幅を有することができるので応用
の便宜性を高めるためである。
値（１２８、９６）を以て映像信号を論理値０と論理値
１に分離するのは、応用回路や応用方式によりタイムコ
ードが相異なる最大振幅を有することができるので応用
の便宜性を高めるためである。
【００２７】図４〜図６は、インタフェース部２２の望
ましい一実施形態を示した詳細回路図である。図５は、
図４に示したブロックＩ１１の具体的な構成を示し、図
６は、図５に示したブロックＩ０及びＩ２の具体的な構
成を示す。
ましい一実施形態を示した詳細回路図である。図５は、
図４に示したブロックＩ１１の具体的な構成を示し、図
６は、図５に示したブロックＩ０及びＩ２の具体的な構
成を示す。
【００２８】図４に示したブロックＩ８〜Ｉ１０は、外
部から本実施形態を調整するための回路であり、マイク
ロコントローラと連結される。ブロックＩ８〜Ｉ１０
は、同一構造を有するので、代表としてブロックＩ８に
ついて説明する。
部から本実施形態を調整するための回路であり、マイク
ロコントローラと連結される。ブロックＩ８〜Ｉ１０
は、同一構造を有するので、代表としてブロックＩ８に
ついて説明する。
【００２９】ＤＡＴＡ＜７：０＞端子は、全部等しいデ
ータバスに連結されユーザーの意図によりプログラムす
るデータを書き込み、又は読み出すためのデータ通路で
あり、Ａ＜４：０＞端子は、５ビットのアドレスバスに
連結され、ブロックＩ８〜Ｉ１０のうち調整しようとす
るブロックのアドレスを指定するためのものである。Ｒ
ＥＡＤ端子には、現在適用中の計数値を読み出そうとす
る時、論理値１の信号が入力され、現在指定されたアド
レスに適用中の計数値がＤＡＴＡ＜７：０＞に出力され
る。ＷＲＩＴＥ端子には、指定されたアドレスに該当す
るブロックに、新たな計数値を適用しようとする時、論
理値１の信号が入力され、その時にＤＡＴＡ＜７：０＞
を通して入力される値が、指定したアドレスに該当する
ブロックに書き込まれる。ＲＢはリセットバー信号であ
って、この端子に論理値０の信号が入力されればＬＶ＜
７：０＞端子に入力された基本値が全部新たに入力さ
れ、それ以前にユーザーがプログラムした計数値はリセ
ットされて初期状態となる。ＬＶ＜７：０＞端子は、Ｖ
ＤＤとＶＳＳにチップ内部で連結されている。Ｌ＿ＡＤ
Ｄ＜４：０＞端子には、マイクロコントローラと連結さ
れる基本単位ブロックＩ８〜Ｉ１０の固有アドレスが設
定されていて、アドレスバスを通じて入力される値と各
固有の設定値とを比較して等しい場合に、その基本ブロ
ックが指定されて外部から調整できるようになる。
ータバスに連結されユーザーの意図によりプログラムす
るデータを書き込み、又は読み出すためのデータ通路で
あり、Ａ＜４：０＞端子は、５ビットのアドレスバスに
連結され、ブロックＩ８〜Ｉ１０のうち調整しようとす
るブロックのアドレスを指定するためのものである。Ｒ
ＥＡＤ端子には、現在適用中の計数値を読み出そうとす
る時、論理値１の信号が入力され、現在指定されたアド
レスに適用中の計数値がＤＡＴＡ＜７：０＞に出力され
る。ＷＲＩＴＥ端子には、指定されたアドレスに該当す
るブロックに、新たな計数値を適用しようとする時、論
理値１の信号が入力され、その時にＤＡＴＡ＜７：０＞
を通して入力される値が、指定したアドレスに該当する
ブロックに書き込まれる。ＲＢはリセットバー信号であ
って、この端子に論理値０の信号が入力されればＬＶ＜
７：０＞端子に入力された基本値が全部新たに入力さ
れ、それ以前にユーザーがプログラムした計数値はリセ
ットされて初期状態となる。ＬＶ＜７：０＞端子は、Ｖ
ＤＤとＶＳＳにチップ内部で連結されている。Ｌ＿ＡＤ
Ｄ＜４：０＞端子には、マイクロコントローラと連結さ
れる基本単位ブロックＩ８〜Ｉ１０の固有アドレスが設
定されていて、アドレスバスを通じて入力される値と各
固有の設定値とを比較して等しい場合に、その基本ブロ
ックが指定されて外部から調整できるようになる。
【００３０】ブロックＩ８の基本入力値であるＬＶ＜
７：０＞には、２１６（＝１１０１１０００）が設定さ
れており、Ｌ＿ＡＤＤ＜４：０＞には２１（１０１０
１）が設定されている。ＬＶ＜７：０＞とブロックＩ８
の出力であるＭ２１＜７：０＞は、ビット対ビットに連
結される。つまり、Ｍ２１＜７：６＞はＰ＜１：０＞と
連結されるので、Ｐ＜１：０＞には基本値として３（１
１）が設定される。同様に、ＭＬＴには基本値０が設定
され、ＬＶには基本値０、ＶＩＴＣには基本値０、ＥＮ
Ｅには基本値０がそれぞれ設定される。
７：０＞には、２１６（＝１１０１１０００）が設定さ
れており、Ｌ＿ＡＤＤ＜４：０＞には２１（１０１０
１）が設定されている。ＬＶ＜７：０＞とブロックＩ８
の出力であるＭ２１＜７：０＞は、ビット対ビットに連
結される。つまり、Ｍ２１＜７：６＞はＰ＜１：０＞と
連結されるので、Ｐ＜１：０＞には基本値として３（１
１）が設定される。同様に、ＭＬＴには基本値０が設定
され、ＬＶには基本値０、ＶＩＴＣには基本値０、ＥＮ
Ｅには基本値０がそれぞれ設定される。
【００３１】また、前述したように動作して、ブロック
Ｉ９の基本値として設定されたＬＶ＜７：０＞の値であ
る１３５（１００００１１１）は、そのままブロックＩ
９の出力Ｍ２２＜７：０＞に伝達され、Ｐ＜９：２＞の
基本値として決定される。また、ブロックＩ１０のＬＶ
＜７：０＞には、基本値０（００００００００）が設定
されているので、ＳＴＯＰ＜９：８＞は、０（００）と
決定され、ＳＴＡＲＴ＜９：５＞も、０（０００００）
に基本値が決定される。
Ｉ９の基本値として設定されたＬＶ＜７：０＞の値であ
る１３５（１００００１１１）は、そのままブロックＩ
９の出力Ｍ２２＜７：０＞に伝達され、Ｐ＜９：２＞の
基本値として決定される。また、ブロックＩ１０のＬＶ
＜７：０＞には、基本値０（００００００００）が設定
されているので、ＳＴＯＰ＜９：８＞は、０（００）と
決定され、ＳＴＡＲＴ＜９：５＞も、０（０００００）
に基本値が決定される。
【００３２】ブロックＩ８〜Ｉ１０のＬ＿ＡＤＤ＜４：
０＞には、順番にそれぞれ２１、２２、２６が設定され
ているので、アドレスバスであるＡ＜４：０＞に、２１
が入力されればブロックＩ８が、２２が入力されればブ
ロックＩ９が、２６が入力されればブロックＩ１１が選
択される。
０＞には、順番にそれぞれ２１、２２、２６が設定され
ているので、アドレスバスであるＡ＜４：０＞に、２１
が入力されればブロックＩ８が、２２が入力されればブ
ロックＩ９が、２６が入力されればブロックＩ１１が選
択される。
【００３３】一方、図５に示したブロックＩ１１は、上
記ブロックＩ８のような、マイクロコントローラと連結
されて使われる二つの基本ブロックを用いて特別な機能
を有するように構成される。
記ブロックＩ８のような、マイクロコントローラと連結
されて使われる二つの基本ブロックを用いて特別な機能
を有するように構成される。
【００３４】図５において、ブロックＩ０の出力端子で
あるＤＱ＜７：０＞は、本発明の目的であるＶＩＴＣを
生成し始める映像信号のラインを指定し、ブロックＩ２
の出力端子であるＤＱ＜７：０＞は、ＶＩＴＣを生成す
る映像信号のライン端を指定する。そして、ブロックＩ
０を指定してＳＴＡＲＴを調整したとすれば、別途、マ
イクロコントローラを使用することなしに自動的にＳＴ
ＯＰをも調整し、その時のＳＴＯＰの値がユーザーの意
図にそわない値なら再びブロックＩ２の調整も可能なよ
うに構成されている。
あるＤＱ＜７：０＞は、本発明の目的であるＶＩＴＣを
生成し始める映像信号のラインを指定し、ブロックＩ２
の出力端子であるＤＱ＜７：０＞は、ＶＩＴＣを生成す
る映像信号のライン端を指定する。そして、ブロックＩ
０を指定してＳＴＡＲＴを調整したとすれば、別途、マ
イクロコントローラを使用することなしに自動的にＳＴ
ＯＰをも調整し、その時のＳＴＯＰの値がユーザーの意
図にそわない値なら再びブロックＩ２の調整も可能なよ
うに構成されている。
【００３５】さらに詳しく説明すれば次の通りである。
ブロックＩ０のＬ＿ＡＤＤ＿１＜４：０＞とＬＶ＿１＜
７：０＞は、２０（１０１００）と１１（００００ １
０１１）にそれぞれ設定されるので、入力端子Ａ＜４：
０＞に２０が入力され、ＷＲ端子に論理値１の信号が入
力されたとすれば、ブロックＩ０にユーザーの所望の値
をＤＡＴＡ＜７：０＞に載せて送れる。その際、ブロッ
クＩ０の出力端子であるＷＲＥが１を出力するので、ブ
ロックＩ３とブロックＩ１の選択端子であるＳＢに論理
値１が入力され、ブロックＩ３とブロックＩ１の入力端
子Ｂ＜７：０＞に入力されるデータが選択される。これ
によって、ブロックＩ２の入力端子ＤＡＴＡ＜７：０＞
にはブロックＩ１のＢ＜７：０＞に入力されるデータが
入力され、ブロックＩ２のアドレス入力端子Ａ＜４：０
＞にはブロックＩ２の基本設定アドレスであるＬ＿ＡＤ
Ｄ＿２＜４：０＞の値が入力されるので自動にブロック
Ｉ２もアクセスされることになる。
ブロックＩ０のＬ＿ＡＤＤ＿１＜４：０＞とＬＶ＿１＜
７：０＞は、２０（１０１００）と１１（００００ １
０１１）にそれぞれ設定されるので、入力端子Ａ＜４：
０＞に２０が入力され、ＷＲ端子に論理値１の信号が入
力されたとすれば、ブロックＩ０にユーザーの所望の値
をＤＡＴＡ＜７：０＞に載せて送れる。その際、ブロッ
クＩ０の出力端子であるＷＲＥが１を出力するので、ブ
ロックＩ３とブロックＩ１の選択端子であるＳＢに論理
値１が入力され、ブロックＩ３とブロックＩ１の入力端
子Ｂ＜７：０＞に入力されるデータが選択される。これ
によって、ブロックＩ２の入力端子ＤＡＴＡ＜７：０＞
にはブロックＩ１のＢ＜７：０＞に入力されるデータが
入力され、ブロックＩ２のアドレス入力端子Ａ＜４：０
＞にはブロックＩ２の基本設定アドレスであるＬ＿ＡＤ
Ｄ＿２＜４：０＞の値が入力されるので自動にブロック
Ｉ２もアクセスされることになる。
【００３６】次に、図５のブロックＩ１の入力端子Ｂ＜
７：０＞に入力される値について説明する。
７：０＞に入力される値について説明する。
【００３７】ブロックＩ０を調整するために書き込んだ
値ＤＡＴＡ＜７：０＞は、そのままＤＱ＜７：０＞とな
り、最終出力であるＳＴＡＲＴ＜４：０＞は、ＳＴＡＲ
Ｔ＜９：０＞のＬＳＢ５ビットとなるので、ＤＡＴＡ＜
７：０＞の下位５ビットのみＳＴＡＲＴ＜９：０＞の下
位５ビットとなり、ＤＡＴＡ＜７：０＞の上位３ビット
は、ブロックＩ０をアクセスして新たな値を書き込む際
に同時にアクセスされるブロックＩ２の入力ＤＡＴＡ＜
７：０＞を調整する。
値ＤＡＴＡ＜７：０＞は、そのままＤＱ＜７：０＞とな
り、最終出力であるＳＴＡＲＴ＜４：０＞は、ＳＴＡＲ
Ｔ＜９：０＞のＬＳＢ５ビットとなるので、ＤＡＴＡ＜
７：０＞の下位５ビットのみＳＴＡＲＴ＜９：０＞の下
位５ビットとなり、ＤＡＴＡ＜７：０＞の上位３ビット
は、ブロックＩ０をアクセスして新たな値を書き込む際
に同時にアクセスされるブロックＩ２の入力ＤＡＴＡ＜
７：０＞を調整する。
【００３８】図５のブロックＩ４により、ＳＴＡＲＴ＜
９：０＞の下位５ビットを指定する値とブロックＩ０の
ＤＡＴＡ＜７：５＞を加えた値が最終的にブロックＩ２
の出力に連結されたＳＴＯＰ＜７：０＞に連結され、Ｓ
ＴＯＰ＜９：０＞の下位８ビットを担う。
９：０＞の下位５ビットを指定する値とブロックＩ０の
ＤＡＴＡ＜７：５＞を加えた値が最終的にブロックＩ２
の出力に連結されたＳＴＯＰ＜７：０＞に連結され、Ｓ
ＴＯＰ＜９：０＞の下位８ビットを担う。
【００３９】前述したように、ブロックＩ０をアクセス
して書き込んだ場合でなければ、ブロックＩ０の出力で
あるＷＲＥは論理値０を有するので、ブロックＩ３では
アドレスバスであるＡ＜４：０＞が選択されてブロック
Ｉ２のＡ＜４：０＞端子に連結され、ブロックＩ１では
データバスであるＤＡＴＡ＜７：０＞が選択されブロッ
クＩ２の入力ＤＡＴＡ＜７：０＞に連結されるので通常
のアクセスを行える。
して書き込んだ場合でなければ、ブロックＩ０の出力で
あるＷＲＥは論理値０を有するので、ブロックＩ３では
アドレスバスであるＡ＜４：０＞が選択されてブロック
Ｉ２のＡ＜４：０＞端子に連結され、ブロックＩ１では
データバスであるＤＡＴＡ＜７：０＞が選択されブロッ
クＩ２の入力ＤＡＴＡ＜７：０＞に連結されるので通常
のアクセスを行える。
【００４０】図５に示したブロックＩ０の入力であるＬ
＿ＡＤＤ＿１＜４：０＞には２０が、Ｌ＿ＡＤＤ＿２＜
４：０＞には２１が、ＬＶ＿１＜７：０＞には１１が、
ＬＶ＿２＜７：０＞には１２がそれぞれ入力されるの
で、本実施形態の動作のためにＲＢに論理値０を印加し
て初期化させれば、ブロックＩ０の出力ＳＴＡＲＴ＜
４：０＞には１１が出力され、ＳＴＯＰ＜４：０＞には
１２が出力される。ブロックＩ１０の基本入力値がＬ＿
ＡＤＤ＜４：０＞は２６であり、ＬＶ＜７：０＞は０な
ので、ブロックＩ１０の出力ＳＴＯＰ＜９：８＞とＳＴ
ＡＲＴ＜９：５＞は、全て論理値０を有する。従って、
ＳＴＡＲＴ＜９：０＞には１１が印加され、ＳＴＯＰ＜
９：０＞には１２が印加される。
＿ＡＤＤ＿１＜４：０＞には２０が、Ｌ＿ＡＤＤ＿２＜
４：０＞には２１が、ＬＶ＿１＜７：０＞には１１が、
ＬＶ＿２＜７：０＞には１２がそれぞれ入力されるの
で、本実施形態の動作のためにＲＢに論理値０を印加し
て初期化させれば、ブロックＩ０の出力ＳＴＡＲＴ＜
４：０＞には１１が出力され、ＳＴＯＰ＜４：０＞には
１２が出力される。ブロックＩ１０の基本入力値がＬ＿
ＡＤＤ＜４：０＞は２６であり、ＬＶ＜７：０＞は０な
ので、ブロックＩ１０の出力ＳＴＯＰ＜９：８＞とＳＴ
ＡＲＴ＜９：５＞は、全て論理値０を有する。従って、
ＳＴＡＲＴ＜９：０＞には１１が印加され、ＳＴＯＰ＜
９：０＞には１２が印加される。
【００４１】
【発明の効果】以上述べたように、本発明ではタイムコ
ード情報が載せられたライン数が異なったり、放送方式
のフォーマットが異なったとしてもユーザーが外部から
データを変更しながら調整できて応用可能性を向上させ
うる。
ード情報が載せられたライン数が異なったり、放送方式
のフォーマットが異なったとしてもユーザーが外部から
データを変更しながら調整できて応用可能性を向上させ
うる。
【図１】本発明によるタイムコード生成回路の構成を示
すブロック図である。
すブロック図である。
【図２】図１のクロック発生手段の構成を示すブロック
図である。
図である。
【図３】図１及び図２の望ましい一実施形態の構成を示
す詳細回路図である。
す詳細回路図である。
【図４】図１のインタフェース部の望ましい一実施形態
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】図４のブロックＩ１１の詳細な構成を示す回路
図である。
図である。
【図６】図５のブロックＩ０及びＩ２の詳細な構成を示
す回路図である。
す回路図である。
１０ 検出手段 １２ 直並列変換手段 １４ 出力選択手段 １６ 出力ラッチ手段 １８ ラインウィンドウ手段 ２０ クロック発生手段 ２２ インタフェース部 ３２、３４ ＤＴＯ ＣＬＫ１ 第１クロック信号 ＣＬＫ２ 第２クロック信号
Claims (7)
- 【請求項１】 ディジタル変換レベルを有する複合映像
情報と所定の基準レベルとを比較して直列タイムコード
情報を検出する検出手段と、 前記直列タイムコード情報を並列タイムコード情報に変
換する直並列変換手段と、 前記複合映像情報と並列タイムコード情報とのいずれか
一方を選択する出力選択手段と、 該選択された情報を、タイムコード・クロック信号に応
答して所定伝送率にラッチし、該ラッチされた情報を出
力する出力ラッチ手段と、 １／２ライン計数値とタイムコード開始情報及び終了情
報とを比較してラインウィンドウ信号を発生するライン
ウィンドウ手段と、 前記ラインウィンドウ信号に応答して前記タイムコード
・クロック信号を生成するクロック発生手段と、 外部から与えられたデータに応じて前記各手段を制御す
る制御信号を発生するインタフェース部とを備えること
を特徴とするタイムコード生成回路。 - 【請求項２】 前記クロック発生手段は、 直列タイムコード情報が入力されて、タイムコード同期
ビット信号の下降エッジを検出する下降エッジ検出手段
と、 ラインウィンドウ信号とイネーブル信号と下降エッジ検
出信号とに応答するゲート手段と、 水平同期信号によってリセットされ、前記ゲート手段の
出力によってセットされ、アクティブ信号を発生するア
クティブ手段と、 該アクティブ手段の出力の上昇エッジを検出してリセッ
ト信号を発生する上昇エッジ検出手段と、 前記リセット信号に応答してリセットされ、決定定数に
応答してライン当たり決定されたクロック数に応じてデ
ータ伝送率に応ずる第１クロック信号を発生する第１ク
ロック発生器と、 前記第１クロック信号をクロック入力して、所定の分周
率で分周された第２クロック信号を発生する第２クロッ
ク発生器と、 前記第１及び第２クロック信号のいずれか一方を選択し
てクロック信号として出力するクロック選択手段とを備
えることを特徴とする請求項１に記載のタイムコード生
成回路。 - 【請求項３】 前記所定の分周率は、データ伝送率の１
／８または１／１０に選ばれることを特徴とする請求項
２に記載のタイムコード生成回路。 - 【請求項４】 前記基準レベルは、アナログディジタル
変換レベルとして９６又は１２８が選ばれることを特徴
とする請求項１に記載のタイムコード生成回路。 - 【請求項５】 前記インタフェース部は、前記タイムコ
ード開始情報と終了情報の初期設定値を有し、外部から
調整値が書き込まれた場合は、書き込まれた調整値によ
るタイムコード開始情報と終了情報を提供することを特
徴とする請求項１に記載のタイムコード生成回路。 - 【請求項６】 前記インタフェース部は、リセット時は
外部から書き込まれた調整値がリセットされ、前記初期
設定値をタイムコード開始情報と終了情報として提供す
ることを特徴とする請求項５に記載のタイムコード生成
回路。 - 【請求項７】 ディジタル変換レベルを有する複合映像
情報と所定の基準レベルとを比較して直列タイムコード
情報を検出する検出手段と、 前記直列タイムコード情報を並列タイムコード情報に変
換する直並列変換手段と、 前記複合映像情報と並列タイムコード情報とのいずれか
一方を選択する出力選択手段と、 該選択された情報を、タイムコード・クロック信号に応
答して所定伝送率にラッチし、該ラッチされた情報を出
力する出力ラッチ手段と、 １／２ライン計数値とタイムコード開始情報及び終了情
報とを比較してラインウィンドウ信号を発生するライン
ウィンドウ手段と、 前記ラインウィンドウ信号によってゲートされた、前記
直列タイムコード情報の下降エッジに応答してセットさ
れ、水平同期信号の先端でリセットされるリセット信号
を発生するリセット手段と、 前記リセット信号に応じて、与えられたライン当たりク
ロック数でデータ伝送率の第１クロック信号を発生し、
データ伝送率を所定の分周率で分周した第２クロック信
号を発生して、第１及び第２クロック信号を選択的に前
記タイムコード・クロック信号として発生するクロック
手段と、 外部から与えられたデータに応じて前記各手段を制御す
る制御信号を発生するインタフェース部とを備えること
を特徴とするタイムコード生成回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950068623A KR0161807B1 (ko) | 1995-12-30 | 1995-12-30 | 타임코드 생성회로 |
| KR1995-68623 | 1995-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219845A true JPH09219845A (ja) | 1997-08-19 |
Family
ID=19448146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8286445A Pending JPH09219845A (ja) | 1995-12-30 | 1996-10-29 | タイムコード生成回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5892552A (ja) |
| JP (1) | JPH09219845A (ja) |
| KR (1) | KR0161807B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3189754B2 (ja) * | 1997-09-16 | 2001-07-16 | 松下電器産業株式会社 | 磁気記録再生装置のタイムコード記録装置 |
| WO2000008790A1 (fr) * | 1998-08-04 | 2000-02-17 | Sony Corporation | Generateur de signaux d'horloge, procede de generation de signaux d'horloge et recepteur de signaux |
| TWI300293B (en) * | 2005-10-07 | 2008-08-21 | Ind Tech Res Inst | Clock generator and data recovery circuit utilizing the same |
| JP4229127B2 (ja) * | 2006-02-14 | 2009-02-25 | ソニー株式会社 | 映像処理装置及びタイムコードの付加方法 |
| JP5019419B2 (ja) * | 2006-07-07 | 2012-09-05 | ルネサスエレクトロニクス株式会社 | 表示データ受信回路及び表示パネルドライバ |
| US10250448B2 (en) | 2012-06-22 | 2019-04-02 | Koninklijke Philips N.V. | Method of communicating information between nodes |
| US9929824B2 (en) | 2015-01-26 | 2018-03-27 | Timecode Systems Limited | Networked programmable master clock base stations |
| US10742733B2 (en) | 2015-10-12 | 2020-08-11 | Timecode Systems Limited | Synchronizing data between media devices |
| US10063637B2 (en) | 2015-10-12 | 2018-08-28 | Timecode Systems Limited | Synchronizing data between personal and timecode devices |
| US9866732B2 (en) | 2015-10-12 | 2018-01-09 | Timecode Systems Limited | Synchronizing data between personal and timecode devices |
| EP3157240A1 (en) | 2015-10-12 | 2017-04-19 | Timecode Systems Limited | Synchronizing data between personal and timecode devices |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5949754B2 (ja) * | 1976-07-31 | 1984-12-04 | ソニー株式会社 | テ−プの編集機 |
| US4517598A (en) * | 1982-10-22 | 1985-05-14 | George Van Valkenburg | Method and apparatus for electronic publishing |
| US4532557A (en) * | 1983-04-08 | 1985-07-30 | Ampex Corporation | Synchronous programmable parallel-to-serial data converter and a programmable longitudinal time code generator utilizing the converter |
| JP2664944B2 (ja) * | 1988-08-12 | 1997-10-22 | 株式会社日立製作所 | 映像信号処理回路 |
| JPH04119079A (ja) * | 1990-09-10 | 1992-04-20 | Sony Corp | 情報信号再生方法 |
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