JPH0421393B2 - - Google Patents
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- JPH0421393B2 JPH0421393B2 JP57053800A JP5380082A JPH0421393B2 JP H0421393 B2 JPH0421393 B2 JP H0421393B2 JP 57053800 A JP57053800 A JP 57053800A JP 5380082 A JP5380082 A JP 5380082A JP H0421393 B2 JPH0421393 B2 JP H0421393B2
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- JP
- Japan
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- signal
- circuit
- clock
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- synchronous
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- 230000001360 synchronised effect Effects 0.000 claims description 22
- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000013075 data extraction Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
本発明は、受信々号に含まれるビツト同期信号
によつて、該受信々号のデータを抽出するための
同期クロツク信号を発生させる同期クロツク発生
回路に関するものであり、更に詳しくは、文字放
送信号を抽出するために該文字放送信号のデータ
に同期したクロツク信号を発生させる回路に用い
て好適な同期クロツク発生回路に関するものであ
る。 文字放送信号は第１図に示すように、情報デー
タの直前にビツト同期信号、フレーム同期信号、
データ識別信号が挿入されている。このことはテ
レビジヨン学会誌（1980）第34巻第10号P7に記
載されている。文字放送信号を抽出するにはまず
このビツト同期信号に同期したクロツク信号を発
生させ、このクロツク信号によつてビツト同期信
号の後に続く文字放送信号をデジタル的にサンプ
リングするのが一般的手法である。 我が国の場合、文字放送信号の伝送ビツトレー
トは上記文献にも示されているように、
5.73Mb／Ｓである。ビツト同期信号とそれ以降
の信号の時間間隔は第１図でも判かるように短い
ため、通常5.73MHzの整数倍の発振回路を用い、
その出力を分周する過程において、ビツト同期信
号によつて分周回路をリセツトすることにより同
期化したクロツク信号を発生させる方法がとられ
ている。 第２図はこの方法を用いた従来技術の一例を示
す回路図である。第２図においてシフトレジスタ
１のクロツク入力端子２に5.73MHzの５倍の周波
数を加え、４入力NAND回路３によつて５分周
回路を構成する。シフトレジスタ１のクリア信号
入力端子４に前述のビツト同期信号に同期した
STXパルス（例えばビツト同期信号の最初の１
パルス）を加える。このようにすると、シフトレ
ジスタ１の各出力端子にはビツト同期信号に同期
してかつ位相の異なる5.73MHzのクロツク信号を
出力することができる。これらのクロツク信号の
１つをシフトレジスタ５のクロツク入力端子６に
加え、文字放送信号をシフトレジスタ５の直列デ
ータ入力端子７に加えると文字放送信号はビツト
同期信号に同期した正しいクロツク信号でサンプ
リングされ、出力端子８〜１５に８ビツトに直並
列変換された文字放送信号を得ることができる。 しかしながら、この方法ではシフトレジスタ１
のクロツク入力端子２に加えたクロツク信号が
5.73MHzの５倍である28MHzと高い周波数を使つ
ているにもかかわらず伝送クロツク周波数の
5.73MHzの高々５倍であるため、文字放送信号の
１パルス間隔175nsec（＝１／5.73MHz）の1/5
（即ち35nsec）のあいまいさが残る。前述の文献
においてもP24以降に述べられているように、文
字放送信号ではアイパターンの開口率が弱電界等
では悪化するため、35nsecの誤差を含むことは大
きな欠点である。この欠点を少しでも軽減するに
は、クロツク入力端子２に加えるクロツク信号の
周波数を高くすれば良いが、例えば前述の誤差を
35nscの半分とするためにはクロツク信号の周波
数を5.73MHzの10倍、即ち57.3MHzにする必要が
あり、この周波数はテレビ受像器の中間周波数で
ある58MHzに近く技術的に妨害対策が困難である
という欠点がある。 本発明の目的は、上記した従来技術の欠点をな
くし、高いクロツク周波数を用いずに、文字放送
信号抽出時の誤差を35nsec以下にする同期クロツ
ク発生回路を提供するにある。 本発明の要点は、文字放送信号の伝送ビツトレ
ートと等しい周波数である5.73MHzを遅延回路に
入力し位相の異なる5.73MHzのクロツク信号を多
数発生させ、ビツト同期信号によつて特定の位相
のクロツク信号を自動的に選択できるようにした
ことと、遅延回路として複数段のデジタル論理素
子を使用し、データ抽出位相自動判定回路をラツ
チとROM（Ｒead Ｏnly Ｍemory読み出し専
用メモリ。以下ROMと略す）で構成し、遅延素
子による遅延時間ばらつきをデータ抽出位相自動
判定部にROMを使用することによつて吸収でき
るようにしたことにある。 本発明の一実施例を第３図に示す。 本発明による同期クロツク発生回路は、遅延素
子として使用されるバツフア１７，１８よりなる
多相クロツク発生部、ラツチ１９とROM２０よ
りなるデータ抽出位相自動判定部、マルチプレク
サ２１NAND回路２２（４個）よりなるクロツ
ク位相選択部の３つの部分より構成される。 以下、これらの３つの部分について詳しく説明
する。 多相クロツク発生部はバツフア１７，１８を遅
延素子として使用しており、5.73MHzの基準信号
をバツフア入力端子１６からバツフア１７，１８
に入力するとバツフア１コ分の遅延時間分だけ位
相の違つた5.73MHzのクロツクを得ることができ
る。この遅延したクロツクを次々と後段のバツフ
アに入力してやることによつて位相の異なるクロ
ツク２３〜３０を発生させることができる。この
一例としてバツフアの遅延量を約10nsecとした時
の多相クロツク発生部の入力と出力の関係を第４
図に示す。 次にラツチ１９とROM２０よりなるデータ抽
出位相自動判定部について説明する。 バツフア１７，１８より出力された多相クロツ
クをラツチ１９に供給する一方、ビツト同期信号
に同期したSTX信号をラツチパルス入力端子３
１より供給する。第４図から判るようにあるタイ
ミングでSTX信号が入力されるとラツチ１９の
出力は多相クロツク２３〜３０をラツチし、８ビ
ツト並列信号としてROM２０のアドレス入力端
子に入力される。いま第４図に示すタイミングで
STX信号が入力されたとするとラツチ１９の出
力は、LLLHHHHHとなり、論理レベル“Ｈ”
と論理レベル“Ｌ”が順序良く並らぶ。このラツ
チ１９の出力LLLHHHHHの信号がROM２０の
アドレス入力端子に与えられたときにROM２０
のデータ出力端子の出力が次段のクロツク位相選
択部にて多相クロツク２３〜３０のうち２８のク
ロツクが選択されるように出力４ビツトを定めて
やる。第１表にROM２０の入出力表の一例を示
す。 最後にマルチプレクサ２１、NAND回路２２
からなるクロツク位相選択部を説明する。
によつて、該受信々号のデータを抽出するための
同期クロツク信号を発生させる同期クロツク発生
回路に関するものであり、更に詳しくは、文字放
送信号を抽出するために該文字放送信号のデータ
に同期したクロツク信号を発生させる回路に用い
て好適な同期クロツク発生回路に関するものであ
る。 文字放送信号は第１図に示すように、情報デー
タの直前にビツト同期信号、フレーム同期信号、
データ識別信号が挿入されている。このことはテ
レビジヨン学会誌（1980）第34巻第10号P7に記
載されている。文字放送信号を抽出するにはまず
このビツト同期信号に同期したクロツク信号を発
生させ、このクロツク信号によつてビツト同期信
号の後に続く文字放送信号をデジタル的にサンプ
リングするのが一般的手法である。 我が国の場合、文字放送信号の伝送ビツトレー
トは上記文献にも示されているように、
5.73Mb／Ｓである。ビツト同期信号とそれ以降
の信号の時間間隔は第１図でも判かるように短い
ため、通常5.73MHzの整数倍の発振回路を用い、
その出力を分周する過程において、ビツト同期信
号によつて分周回路をリセツトすることにより同
期化したクロツク信号を発生させる方法がとられ
ている。 第２図はこの方法を用いた従来技術の一例を示
す回路図である。第２図においてシフトレジスタ
１のクロツク入力端子２に5.73MHzの５倍の周波
数を加え、４入力NAND回路３によつて５分周
回路を構成する。シフトレジスタ１のクリア信号
入力端子４に前述のビツト同期信号に同期した
STXパルス（例えばビツト同期信号の最初の１
パルス）を加える。このようにすると、シフトレ
ジスタ１の各出力端子にはビツト同期信号に同期
してかつ位相の異なる5.73MHzのクロツク信号を
出力することができる。これらのクロツク信号の
１つをシフトレジスタ５のクロツク入力端子６に
加え、文字放送信号をシフトレジスタ５の直列デ
ータ入力端子７に加えると文字放送信号はビツト
同期信号に同期した正しいクロツク信号でサンプ
リングされ、出力端子８〜１５に８ビツトに直並
列変換された文字放送信号を得ることができる。 しかしながら、この方法ではシフトレジスタ１
のクロツク入力端子２に加えたクロツク信号が
5.73MHzの５倍である28MHzと高い周波数を使つ
ているにもかかわらず伝送クロツク周波数の
5.73MHzの高々５倍であるため、文字放送信号の
１パルス間隔175nsec（＝１／5.73MHz）の1/5
（即ち35nsec）のあいまいさが残る。前述の文献
においてもP24以降に述べられているように、文
字放送信号ではアイパターンの開口率が弱電界等
では悪化するため、35nsecの誤差を含むことは大
きな欠点である。この欠点を少しでも軽減するに
は、クロツク入力端子２に加えるクロツク信号の
周波数を高くすれば良いが、例えば前述の誤差を
35nscの半分とするためにはクロツク信号の周波
数を5.73MHzの10倍、即ち57.3MHzにする必要が
あり、この周波数はテレビ受像器の中間周波数で
ある58MHzに近く技術的に妨害対策が困難である
という欠点がある。 本発明の目的は、上記した従来技術の欠点をな
くし、高いクロツク周波数を用いずに、文字放送
信号抽出時の誤差を35nsec以下にする同期クロツ
ク発生回路を提供するにある。 本発明の要点は、文字放送信号の伝送ビツトレ
ートと等しい周波数である5.73MHzを遅延回路に
入力し位相の異なる5.73MHzのクロツク信号を多
数発生させ、ビツト同期信号によつて特定の位相
のクロツク信号を自動的に選択できるようにした
ことと、遅延回路として複数段のデジタル論理素
子を使用し、データ抽出位相自動判定回路をラツ
チとROM（Ｒead Ｏnly Ｍemory読み出し専
用メモリ。以下ROMと略す）で構成し、遅延素
子による遅延時間ばらつきをデータ抽出位相自動
判定部にROMを使用することによつて吸収でき
るようにしたことにある。 本発明の一実施例を第３図に示す。 本発明による同期クロツク発生回路は、遅延素
子として使用されるバツフア１７，１８よりなる
多相クロツク発生部、ラツチ１９とROM２０よ
りなるデータ抽出位相自動判定部、マルチプレク
サ２１NAND回路２２（４個）よりなるクロツ
ク位相選択部の３つの部分より構成される。 以下、これらの３つの部分について詳しく説明
する。 多相クロツク発生部はバツフア１７，１８を遅
延素子として使用しており、5.73MHzの基準信号
をバツフア入力端子１６からバツフア１７，１８
に入力するとバツフア１コ分の遅延時間分だけ位
相の違つた5.73MHzのクロツクを得ることができ
る。この遅延したクロツクを次々と後段のバツフ
アに入力してやることによつて位相の異なるクロ
ツク２３〜３０を発生させることができる。この
一例としてバツフアの遅延量を約10nsecとした時
の多相クロツク発生部の入力と出力の関係を第４
図に示す。 次にラツチ１９とROM２０よりなるデータ抽
出位相自動判定部について説明する。 バツフア１７，１８より出力された多相クロツ
クをラツチ１９に供給する一方、ビツト同期信号
に同期したSTX信号をラツチパルス入力端子３
１より供給する。第４図から判るようにあるタイ
ミングでSTX信号が入力されるとラツチ１９の
出力は多相クロツク２３〜３０をラツチし、８ビ
ツト並列信号としてROM２０のアドレス入力端
子に入力される。いま第４図に示すタイミングで
STX信号が入力されたとするとラツチ１９の出
力は、LLLHHHHHとなり、論理レベル“Ｈ”
と論理レベル“Ｌ”が順序良く並らぶ。このラツ
チ１９の出力LLLHHHHHの信号がROM２０の
アドレス入力端子に与えられたときにROM２０
のデータ出力端子の出力が次段のクロツク位相選
択部にて多相クロツク２３〜３０のうち２８のク
ロツクが選択されるように出力４ビツトを定めて
やる。第１表にROM２０の入出力表の一例を示
す。 最後にマルチプレクサ２１、NAND回路２２
からなるクロツク位相選択部を説明する。
【表】
第２表にクロツク位相選択部の入出力表の一例
を示す。
を示す。
【表】
【表】
【表】
ROM２０の出力端Ａ，Ｂ，Ｃはマルチプレク
サ２１の入力信号となり、D0〜D7の入力からど
の入力を出力端子DX，Xに出力するかを選択す
る。ROM２０の出力端子のＤはNAND回路に入
つており、Ｄが“Ｈ”のときXを“Ｌ”のとき
“DX”を出力端子OUT３２より出力するように
している。これによつて180゜位相の違つたクロツ
クを選択させている。今、第４図のSTX信号の
タイミングでROM２０の出力は“LHLH”であ
るから第２表よりD0〜D7のうちD5、つまり最適
な位相をもつたクロツク２８が選択されることに
なる。以上が第３図に示すクロツク発生回路の説
明である。 いま説明を簡単にするためにある特定事例を用
いて説明したが、実際には遅延素子の遅延時間の
ばらつきによつてデータ位相判定部からの出力信
号は種々に変化し、最適位相として選択されるク
ロツクも異つてくる。これを第５図，第３表を用
いて説明する。第５図は遅延素子の遅延時間ばら
つきにより第４図と比べてバツフアの遅延時間が
約20nsecと長くなつた時の多相クロツク出力波形
の一例である。また第３表はこの遅延時間ばらつ
きを吸収するようROM２０に書き込まれた入力
アドレス−出力データ表である。
サ２１の入力信号となり、D0〜D7の入力からど
の入力を出力端子DX，Xに出力するかを選択す
る。ROM２０の出力端子のＤはNAND回路に入
つており、Ｄが“Ｈ”のときXを“Ｌ”のとき
“DX”を出力端子OUT３２より出力するように
している。これによつて180゜位相の違つたクロツ
クを選択させている。今、第４図のSTX信号の
タイミングでROM２０の出力は“LHLH”であ
るから第２表よりD0〜D7のうちD5、つまり最適
な位相をもつたクロツク２８が選択されることに
なる。以上が第３図に示すクロツク発生回路の説
明である。 いま説明を簡単にするためにある特定事例を用
いて説明したが、実際には遅延素子の遅延時間の
ばらつきによつてデータ位相判定部からの出力信
号は種々に変化し、最適位相として選択されるク
ロツクも異つてくる。これを第５図，第３表を用
いて説明する。第５図は遅延素子の遅延時間ばら
つきにより第４図と比べてバツフアの遅延時間が
約20nsecと長くなつた時の多相クロツク出力波形
の一例である。また第３表はこの遅延時間ばらつ
きを吸収するようROM２０に書き込まれた入力
アドレス−出力データ表である。
【表】
第５図のタイミングでSTX信号がラツチ１９
のラツチパルス入力端子３１より入力されると前
述した場合と同様にこんどは第３表の関係で出力
データが出力される。第５図のタイミングでは多
相クロツク３が選択されることになる。また第１
表と第３表は別々に分けて書かれているが、前述
の説明からもわかるようにバツフアの遅延時間が
異なる値をとつてもラツチ出力の値は重複しない
からこのラツチ出力の値をアドレス入力とする、
ROM２０の出力は必らずアドレスが異つている
ので１つのROM２０で多相クロツクの選択が行
なえる。つまりROM２０の全アドレスに対して
データを書き込んでやることによつて遅延素子の
遅延時間ばらつきを吸収できる。 以上のように本発明を用いると従来技術で28M
Hzを使用し、誤差35nsecという値しか得られなか
つた同期クロツク発生回路が、本発明では5.73M
Hzのクロツクを用い誤差が約10nsec程度という良
好な同期クロツク発生回路を簡単な回路で構成で
きる。 特に遅延素子による遅延時間ばらつきに関して
データ位相抽出自動選択部のROMに適当な出力
が得られるよう、全アドレスにデータを書き込ん
でやることによつて遅延素子による遅延時間ばら
つきの問題を解決することができる。しかもこの
ROMは第３図の回路からも判かるように、256
×４ビツト構成の小容量のROMでよく、回路規
模が小さくてすむ効果もある。
のラツチパルス入力端子３１より入力されると前
述した場合と同様にこんどは第３表の関係で出力
データが出力される。第５図のタイミングでは多
相クロツク３が選択されることになる。また第１
表と第３表は別々に分けて書かれているが、前述
の説明からもわかるようにバツフアの遅延時間が
異なる値をとつてもラツチ出力の値は重複しない
からこのラツチ出力の値をアドレス入力とする、
ROM２０の出力は必らずアドレスが異つている
ので１つのROM２０で多相クロツクの選択が行
なえる。つまりROM２０の全アドレスに対して
データを書き込んでやることによつて遅延素子の
遅延時間ばらつきを吸収できる。 以上のように本発明を用いると従来技術で28M
Hzを使用し、誤差35nsecという値しか得られなか
つた同期クロツク発生回路が、本発明では5.73M
Hzのクロツクを用い誤差が約10nsec程度という良
好な同期クロツク発生回路を簡単な回路で構成で
きる。 特に遅延素子による遅延時間ばらつきに関して
データ位相抽出自動選択部のROMに適当な出力
が得られるよう、全アドレスにデータを書き込ん
でやることによつて遅延素子による遅延時間ばら
つきの問題を解決することができる。しかもこの
ROMは第３図の回路からも判かるように、256
×４ビツト構成の小容量のROMでよく、回路規
模が小さくてすむ効果もある。
第１図は文字放送信号のフオーマツトを示す説
明図、第２図は従来の方法を用いて構成した同期
クロツク回路を示す回路図、第３図は本発明の一
実施例を示す回路図、第４図は第３図における多
相クロツク発生部のバツフア１７，１８の出力波
形とSTX信号とのタイミングを表わすタイミン
グ図、第５図は第３図における遅延素子の遅延時
間ばらつきが第４図におけるより長くなつたとき
の多相クロツク出力波形とSTX信号とのタイミ
ングを表わすタイミング図である。 符号説明、１７，１８…バツフア（遅延素子）、
１９…ラツチ、２０…ROM、２１…マルチプレ
クサ、２２…NAND回路。
明図、第２図は従来の方法を用いて構成した同期
クロツク回路を示す回路図、第３図は本発明の一
実施例を示す回路図、第４図は第３図における多
相クロツク発生部のバツフア１７，１８の出力波
形とSTX信号とのタイミングを表わすタイミン
グ図、第５図は第３図における遅延素子の遅延時
間ばらつきが第４図におけるより長くなつたとき
の多相クロツク出力波形とSTX信号とのタイミ
ングを表わすタイミング図である。 符号説明、１７，１８…バツフア（遅延素子）、
１９…ラツチ、２０…ROM、２１…マルチプレ
クサ、２２…NAND回路。
Claims (1)
- 【特許請求の範囲】 １ ビツト同期信号を含む受信信号が入力され、
ビツト同期信号に同期した同期クロツク信号を発
生する同期クロツク発生回路であつて、 ビツト同期信号の周期と同じ繰返し周期をもつ
クロツク信号を発生するクロツク信号発生回路
と、 クロツク信号が供給され、クロツク信号と同じ
繰返し周期をもち、位相が互いに異なる複数個の
遅延クロツク信号を発生する遅延回路と、 ビツト同期信号から選ばれた１個の選択パルス
が供給され、その選択パルスの発生時刻における
上記複数個の遅延クロツク信号の各論理値レベル
を保持するラツチ回路と、 上記遅延回路の遅延量の変動量を想定して定め
られた選択データが予め記憶されており、上記ラ
ツチ回路で保持された各論理値レベルがアドレス
入力信号として供給され、供給されたアドレス入
力信号に応じて記憶された選択データを出力する
メモリと、 上記メモリから選択データが供給されるととも
に、上記遅延回路から複数個の遅延クロツク信号
が供給され、上記メモリから供給された選択デー
タにより、複数個の遅延クロツク信号から、上記
ビツト同期信号の選択パルスの発生時刻の近傍で
論理値レベルが変化する１つの遅延クロツク信号
を選択して同期クロツク信号として出力する選択
回路と を備えていることを特徴とする同期クロツク発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053800A JPS58172081A (ja) | 1982-04-02 | 1982-04-02 | 同期クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053800A JPS58172081A (ja) | 1982-04-02 | 1982-04-02 | 同期クロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172081A JPS58172081A (ja) | 1983-10-08 |
| JPH0421393B2 true JPH0421393B2 (ja) | 1992-04-09 |
Family
ID=12952886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053800A Granted JPS58172081A (ja) | 1982-04-02 | 1982-04-02 | 同期クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172081A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249538A (ja) * | 1986-04-23 | 1987-10-30 | Matsushita Graphic Commun Syst Inc | 信号同期化方法 |
| JPH0616620B2 (ja) * | 1987-06-15 | 1994-03-02 | 沖電気工業株式会社 | ディジタル位相同期回路 |
| US4821297A (en) * | 1987-11-19 | 1989-04-11 | American Telephone And Telegraph Company, At&T Bell Laboratories | Digital phase locked loop clock recovery scheme |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104236A (en) * | 1978-02-02 | 1979-08-16 | Nippon Hoso Kyokai <Nhk> | Synchronizing-signal-phase coupled circuit |
| JPS57107688A (en) * | 1980-12-25 | 1982-07-05 | Toshiba Corp | Sampling pulse correcting system |
-
1982
- 1982-04-02 JP JP57053800A patent/JPS58172081A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104236A (en) * | 1978-02-02 | 1979-08-16 | Nippon Hoso Kyokai <Nhk> | Synchronizing-signal-phase coupled circuit |
| JPS57107688A (en) * | 1980-12-25 | 1982-07-05 | Toshiba Corp | Sampling pulse correcting system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58172081A (ja) | 1983-10-08 |
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