JPS6024790A - 同期クロツク発生回路 - Google Patents
同期クロツク発生回路Info
- Publication number
- JPS6024790A JPS6024790A JP58130844A JP13084483A JPS6024790A JP S6024790 A JPS6024790 A JP S6024790A JP 58130844 A JP58130844 A JP 58130844A JP 13084483 A JP13084483 A JP 13084483A JP S6024790 A JPS6024790 A JP S6024790A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- output
- phase
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、受信４号に金談れるビット同期信号によって
、該受信４号のデータを抽出するための同期クロック信
号を発生させる同期クロック発生回路に関するものであ
る。
、該受信４号のデータを抽出するための同期クロック信
号を発生させる同期クロック発生回路に関するものであ
る。
文字放送信号は第１図に示すように、情報データの匣前
にビット同ル」信号、フレーム同期信号、データ識別信
号が挿入されている。文字放送信号を抽出するには才ず
このビット同期信号に同期したクロック信号を発生させ
、このクロック信号によってビット同期信号の後に続く
文字放送信号をディジタル的にサンブリンクするのが一
般的手法である。従来の技術では文字放送信号の伝送ビ
ットレートと等しい周波数である５、 ７３ ＭＨｚを
遅延回路に入力し、位相のみ異なる５、 ７３ ＡＬＨ
ｚのクロックを多数発生させ、ビット同期信号から作っ
たスタートパルス信号（以下ＳＴＸ信号と称す）で多相
クロックをラッチしデータ抽出位相自動判定回路で特定
の位相のクロック信号を自動的に判定し、次段のクロッ
ク位相選択部で複数段の論理ゲートを用いてデータ抽出
に最適なりロック信号１つが選択される。
にビット同ル」信号、フレーム同期信号、データ識別信
号が挿入されている。文字放送信号を抽出するには才ず
このビット同期信号に同期したクロック信号を発生させ
、このクロック信号によってビット同期信号の後に続く
文字放送信号をディジタル的にサンブリンクするのが一
般的手法である。従来の技術では文字放送信号の伝送ビ
ットレートと等しい周波数である５、 ７３ ＭＨｚを
遅延回路に入力し、位相のみ異なる５、 ７３ ＡＬＨ
ｚのクロックを多数発生させ、ビット同期信号から作っ
たスタートパルス信号（以下ＳＴＸ信号と称す）で多相
クロックをラッチしデータ抽出位相自動判定回路で特定
の位相のクロック信号を自動的に判定し、次段のクロッ
ク位相選択部で複数段の論理ゲートを用いてデータ抽出
に最適なりロック信号１つが選択される。
第２図はこの方法を用いた従来技術の一例を示す回路図
である。同回路においてバッファ２゜３は多段の遅延素
子として使用されており、多相クロック発生部を構成す
る。５．７３ ＭＨｚの基準信号をバッファ入力端子１
から入力するとバッファ１個分の遅延時間分だけ位相の
違った５、 ７３ ＭＨｚのクロックを得ることができ
る。この遅延したクロックを次々と後段のバッファに入
力してやることによって、位相の異なるクロック８〜１
５を発生させることができる。
である。同回路においてバッファ２゜３は多段の遅延素
子として使用されており、多相クロック発生部を構成す
る。５．７３ ＭＨｚの基準信号をバッファ入力端子１
から入力するとバッファ１個分の遅延時間分だけ位相の
違った５、 ７３ ＭＨｚのクロックを得ることができ
る。この遅延したクロックを次々と後段のバッファに入
力してやることによって、位相の異なるクロック８〜１
５を発生させることができる。
次にラッチ４と）ＬＯＭ５よりなるデータ抽出位相判定
部ではバッファ２．３より出力された多相クロックをラ
ッチ４に供給する一方、ビット同期信号に同期した前述
のＳＴＸ信号をラッチパルス入力端子１６より入力供給
する。第４図から判るようにあるタイミングでＳＴＸ信
号が入力されるとラッチ４の出力は多相タロツク８〜１
５をラッチし、８ビット並列信号としてＲＯＭ５のアド
レス入力端子に入力される。几ＵＭ５０内部ではデータ
抽出に最適なりロックが次段のクロック位相選択部で選
択されるよう出力４ピツ）Ｄ、Ｃ，Ｂ、Ａを第８図に示
すように定める。マルチプレクサ６、ＮＡ’ＮＤ７から
なる位相選択部ではＲυＭ５からの出力信号Ｃ９Ｂ、Ａ
をマルチプレクサ６に入力し、バッファ２．３からの入
力信号Ｄ７〜ＤＯのうちどの入力を出力端子Ｄｘ 、
Ｄｘに出力するかを選択する。几ＯＭ５の出力信号りは
ＮＡＮＤ回路７に入り、Ｄが１Ｈ“のとき’ Ｄｘ ”
ｆ、′Ｌ“のとき’Ｄｘ“を出力するようにしておりこ
れによって１８０′位相の違ったクロックを選択させて
いる。
部ではバッファ２．３より出力された多相クロックをラ
ッチ４に供給する一方、ビット同期信号に同期した前述
のＳＴＸ信号をラッチパルス入力端子１６より入力供給
する。第４図から判るようにあるタイミングでＳＴＸ信
号が入力されるとラッチ４の出力は多相タロツク８〜１
５をラッチし、８ビット並列信号としてＲＯＭ５のアド
レス入力端子に入力される。几ＵＭ５０内部ではデータ
抽出に最適なりロックが次段のクロック位相選択部で選
択されるよう出力４ピツ）Ｄ、Ｃ，Ｂ、Ａを第８図に示
すように定める。マルチプレクサ６、ＮＡ’ＮＤ７から
なる位相選択部ではＲυＭ５からの出力信号Ｃ９Ｂ、Ａ
をマルチプレクサ６に入力し、バッファ２．３からの入
力信号Ｄ７〜ＤＯのうちどの入力を出力端子Ｄｘ 、
Ｄｘに出力するかを選択する。几ＯＭ５の出力信号りは
ＮＡＮＤ回路７に入り、Ｄが１Ｈ“のとき’ Ｄｘ ”
ｆ、′Ｌ“のとき’Ｄｘ“を出力するようにしておりこ
れによって１８０′位相の違ったクロックを選択させて
いる。
しかしながらこの方法では、位相選択される信号Ｄｘ
（ｌ１ｘ）は第５図に示すような２段の論理ゲートを通
過することによって得られるためこの論理ゲートをＴＴ
Ｌで構成した場合信号Ｄｘ（Ｄｘ ）の入力−出力の遅
延が約２Ｑｎｓｅｃ見込まれる。
（ｌ１ｘ）は第５図に示すような２段の論理ゲートを通
過することによって得られるためこの論理ゲートをＴＴ
Ｌで構成した場合信号Ｄｘ（Ｄｘ ）の入力−出力の遅
延が約２Ｑｎｓｅｃ見込まれる。
前述の文献においてＰ２４以降に述べられているように
文字放送信号では、アイパターン信号の開口率が弱電界
等では悪化するため、約２０ｎａｅｃの誤差８會むこと
は大きな欠点である。
文字放送信号では、アイパターン信号の開口率が弱電界
等では悪化するため、約２０ｎａｅｃの誤差８會むこと
は大きな欠点である。
本発１男の目的は、上記した従来技術の欠点をなくし文
字放送信号抽出時の誤差を従来技前の半分にする同期ク
ロック発生回路を提出することにある。
字放送信号抽出時の誤差を従来技前の半分にする同期ク
ロック発生回路を提出することにある。
本発明の要点は、文字放送信号の伝送ビットレートと等
しい周波数である５、 ７３ ＭＨｚを遅延回路に入力
し位相の異なる５、 ７３ ＭＨ２のクロック信号を多
数発生させ、ビット同期信号によって特定の位相のクロ
ック信号を自動的に判定し、次段のクロック選択部に１
段論理ゲートのＣＭＯＳロジック−スイッチ・ド・イン
バータ（以下スイッチ・ド・インバータとする）等を用
いる（とによってクロックの位相選択の遅延時間を従来
技術の半分に押えるようにしたことにある。
しい周波数である５、 ７３ ＭＨｚを遅延回路に入力
し位相の異なる５、 ７３ ＭＨ２のクロック信号を多
数発生させ、ビット同期信号によって特定の位相のクロ
ック信号を自動的に判定し、次段のクロック選択部に１
段論理ゲートのＣＭＯＳロジック−スイッチ・ド・イン
バータ（以下スイッチ・ド・インバータとする）等を用
いる（とによってクロックの位相選択の遅延時間を従来
技術の半分に押えるようにしたことにある。
なおこのスイッチ・ドーインバータをクロック位相選択
部に使用するにあたって、従来技術で用いていた前段の
データ位相抽出自動選択部のデコーダとして使用した）
ｉ、０Ｍ５の代りとして、第１０図の真理値表に示す同
等の機能を持つ論理ケートに置き換えた。
部に使用するにあたって、従来技術で用いていた前段の
データ位相抽出自動選択部のデコーダとして使用した）
ｉ、０Ｍ５の代りとして、第１０図の真理値表に示す同
等の機能を持つ論理ケートに置き換えた。
本発明の一実施例を第３図に示す。本発明による同期ク
ロック発生回路は遅延素子として使用されるバッファ１
８．１９よりなる多相タロツク発生部、ラッチ２ｏとデ
コーダ２１よりなるデータ抽出位相月動判定部、スイッ
チ・ド・インバータ、データセレクタよりなるクロック
位相選択部２２の３つの部分より構成される。多相クロ
ック発生部、データ抽出位相自動判定部は、前述の従来
技術の構成と同様なので詳しい説明は省く。
ロック発生回路は遅延素子として使用されるバッファ１
８．１９よりなる多相タロツク発生部、ラッチ２ｏとデ
コーダ２１よりなるデータ抽出位相月動判定部、スイッ
チ・ド・インバータ、データセレクタよりなるクロック
位相選択部２２の３つの部分より構成される。多相クロ
ック発生部、データ抽出位相自動判定部は、前述の従来
技術の構成と同様なので詳しい説明は省く。
多相クロック発生部で得られる位相の違っ、た５、７３
ＭＨｚのクロック８個の１例としてバッファ１８．１
９の遅延量を約１０ｎｓｅｃとした時の多相タロツク発
生部の入力と出力の関係を８４図に示す。
ＭＨｚのクロック８個の１例としてバッファ１８．１
９の遅延量を約１０ｎｓｅｃとした時の多相タロツク発
生部の入力と出力の関係を８４図に示す。
いま第４図に示すタイミングでＳＴＸ信号が入力された
とすると、ラッチ２０の出力はＤ７〜ＤＯに対してＬ
Ｌ Ｌ ）１１１ ＨＨＨとなり、論理レベル′Ｈ“と
論理レベル１Ｌ“が順序よく並ぶ。このラッチ２０の出
力ＬＬＬＨ）ＩＨＨＨの信号が第３図に示すデータ抽出
位相自動判定部のデコーダ２１の入力端子に与えられた
ときに、デコーダ２１のデータ出力端子Ｃ１１７〜Ｄｏ
）からの出力が第７図のクロック位相選択部２２に゛Ｃ
１多相クロックＤ７〜ＤＯのうちＤ５のタロツクが選択
されるよう出力８ビツト）ｉ Ｈｌ−Ｉ Ｌ Ｈｌ（Ｈ
Ｈを定める。次にスイッチ・ド・インバータとデータセ
レクタ；り）らなるクロック位相選択部２２について説
明する。
とすると、ラッチ２０の出力はＤ７〜ＤＯに対してＬ
Ｌ Ｌ ）１１１ ＨＨＨとなり、論理レベル′Ｈ“と
論理レベル１Ｌ“が順序よく並ぶ。このラッチ２０の出
力ＬＬＬＨ）ＩＨＨＨの信号が第３図に示すデータ抽出
位相自動判定部のデコーダ２１の入力端子に与えられた
ときに、デコーダ２１のデータ出力端子Ｃ１１７〜Ｄｏ
）からの出力が第７図のクロック位相選択部２２に゛Ｃ
１多相クロックＤ７〜ＤＯのうちＤ５のタロツクが選択
されるよう出力８ビツト）ｉ Ｈｌ−Ｉ Ｌ Ｈｌ（Ｈ
Ｈを定める。次にスイッチ・ド・インバータとデータセ
レクタ；り）らなるクロック位相選択部２２について説
明する。
スイッチ・ド・インバータとデータセレクタの回路図を
第７図に、スイッチ・ド・インバータの真理ｔｌｔ表を
第９図に示す。デコーダ２１の出力Ｂ７〜ＢＯは、第７
図に示すようにスイッチ・ドインバータの入力信号とな
り、スイッチ・ド・インバータではＤ７〜珈の入力から
どの入力４ＦＳ号をデータセレクタのＡ、Ｂ入力端子に
出力するかを選択する。デコーダ２１の出力端子ＣＩ、
Ｃ２はデータセレクタに入っており、Ｄが１Ｈ“のとき
Ｘ出力を、％Ｌ“のときＹ出力を出力端子ｏＵＴ３２よ
り出力するようにしている。これによって１８０′位相
の違ったクロックを選択させている。
第７図に、スイッチ・ド・インバータの真理ｔｌｔ表を
第９図に示す。デコーダ２１の出力Ｂ７〜ＢＯは、第７
図に示すようにスイッチ・ドインバータの入力信号とな
り、スイッチ・ド・インバータではＤ７〜珈の入力から
どの入力４ＦＳ号をデータセレクタのＡ、Ｂ入力端子に
出力するかを選択する。デコーダ２１の出力端子ＣＩ、
Ｃ２はデータセレクタに入っており、Ｄが１Ｈ“のとき
Ｘ出力を、％Ｌ“のときＹ出力を出力端子ｏＵＴ３２よ
り出力するようにしている。これによって１８０′位相
の違ったクロックを選択させている。
今、Ｗ、４図のＳＴＸ信号のタイミングでデコーダ２１
の出力はゞＨＨＨＬＨＨ）ＩＩ（“であるから第９図よ
りＤ７〜ＤｏのうちＤ５、つまり最適な位相を持ったク
ロック２８が選択されることになる。
の出力はゞＨＨＨＬＨＨ）ＩＩ（“であるから第９図よ
りＤ７〜ＤｏのうちＤ５、つまり最適な位相を持ったク
ロック２８が選択されることになる。
以上が第４図に示すクロック発生回路の説明である。最
後ｉこスイッチφド拳インバータについて説明する。＃
！６図（ａ）は、スイッチング・インバータの動作原理
を簡単に表わしている。この動作原理を実際の回路に置
き換えたのが、第６図（ｂ）に示すＣＭσＳロジック・
クロック・ド・インバータである。このような半導体デ
バイスを使用することにより、従来技術のように、多段
の論理回路を経由しないで最適位相のクロック信号を得
ることができることが本発明の特徴である。
後ｉこスイッチφド拳インバータについて説明する。＃
！６図（ａ）は、スイッチング・インバータの動作原理
を簡単に表わしている。この動作原理を実際の回路に置
き換えたのが、第６図（ｂ）に示すＣＭσＳロジック・
クロック・ド・インバータである。このような半導体デ
バイスを使用することにより、従来技術のように、多段
の論理回路を経由しないで最適位相のクロック信号を得
ることができることが本発明の特徴である。
本発明を用いると従来技術では、バッファの遅延時間の
バラツキを８０Ｍを用いることによって吸収しているに
もかかわらずゲートあたり約ＩＱｎｓｅｃ遅延すること
からクロック位相選択部の２段ゲートで、約２０ｎｓｅ
ｃという値しか得られなかった同期クロック発生回路を
、位相選択部に１段ゲートであるスイッチ・ドナインバ
ータを用いることによって、位相選択がスイッチング動
作で行なわれることになり、クロックの誤差が半分とい
う良好な同期クロック発生回路を簡単な回路で構成でき
る。
バラツキを８０Ｍを用いることによって吸収しているに
もかかわらずゲートあたり約ＩＱｎｓｅｃ遅延すること
からクロック位相選択部の２段ゲートで、約２０ｎｓｅ
ｃという値しか得られなかった同期クロック発生回路を
、位相選択部に１段ゲートであるスイッチ・ドナインバ
ータを用いることによって、位相選択がスイッチング動
作で行なわれることになり、クロックの誤差が半分とい
う良好な同期クロック発生回路を簡単な回路で構成でき
る。
第１図は文字放送信号のフォーマットを示す説明図、第
２図は従来の方法を用いて構成した同期クロック回路を
示す回路図、第３図は本発明の一実施例を示す回路図、
第４図は第３図ζこおける多相クロック発生部のバッフ
ァ１８ 、１９の出力波形とＳＴＸ信号とのタイミンク
を表わすタイミング図、第５図は第２図におけるクロッ
ク位相選択部のマルチプレクサ６の内部論理を示す論理
図、第６図はスイッチ・ド・インバータの動作原理図と
基本回路図、第７図はクロック位相選択部の内部の内部
論理を示す論理図、第８〜第１Ｏ図は入力信号と出力信
号の表示図である。 １８．１９・・・バッファ ２０・・・ラッチ ２１・・・デコーダ ２２・・・スイッチ・ド・インバータ、データセレクタ 第 ｌ 図 賢爾硝そ砿貰■− 舘３図 ／７ 第 ４ 回 ＝ ５７Ｘり４ミ；グ 第 ５ 図 β− 一 茅 ｌ。 悌 ｌ Ｄ／−Ｌ≧ ＤＯ−Ｄ７ βハ″：Ｉ３θ〜β７
２図は従来の方法を用いて構成した同期クロック回路を
示す回路図、第３図は本発明の一実施例を示す回路図、
第４図は第３図ζこおける多相クロック発生部のバッフ
ァ１８ 、１９の出力波形とＳＴＸ信号とのタイミンク
を表わすタイミング図、第５図は第２図におけるクロッ
ク位相選択部のマルチプレクサ６の内部論理を示す論理
図、第６図はスイッチ・ド・インバータの動作原理図と
基本回路図、第７図はクロック位相選択部の内部の内部
論理を示す論理図、第８〜第１Ｏ図は入力信号と出力信
号の表示図である。 １８．１９・・・バッファ ２０・・・ラッチ ２１・・・デコーダ ２２・・・スイッチ・ド・インバータ、データセレクタ 第 ｌ 図 賢爾硝そ砿貰■− 舘３図 ／７ 第 ４ 回 ＝ ５７Ｘり４ミ；グ 第 ５ 図 β− 一 茅 ｌ。 悌 ｌ Ｄ／−Ｌ≧ ＤＯ−Ｄ７ βハ″：Ｉ３θ〜β７
Claims (1)
- １、受信信号に含まれるビット同期によって、該受信４
号のデータを抽出するための同期クロック信号を発生さ
せる同期クロック発生回路であって、前記クロック信号
と同じ繰り返し周波数をもつ第１のクロック信号を入力
され、複数個の出力側からそれぞれ位相のみ異ならせて
出力する遅延回路と、前記遅延Ｎ路の複数出力側から位
相のみ異なって出力されている複数のクロック信号の、
前記ビット同期信号に同期したパルスの発生時点におけ
る各論理レベル値を位相判定入力として、前記パルスに
最適の位相をもつクロック信号を、前記複数のクロック
信号の中から選択して指定するための指定信号を出力す
る回路と、該指定信号に従って前記複数のクロック信号
の中から１つをスイッチによる選択手段によって選択し
て出力する出力回路とから成ることを特徴とする同期ク
ロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130844A JPS6024790A (ja) | 1983-07-20 | 1983-07-20 | 同期クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130844A JPS6024790A (ja) | 1983-07-20 | 1983-07-20 | 同期クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024790A true JPS6024790A (ja) | 1985-02-07 |
Family
ID=15044015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130844A Pending JPS6024790A (ja) | 1983-07-20 | 1983-07-20 | 同期クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024790A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5859685A (ja) * | 1981-10-05 | 1983-04-08 | Hitachi Ltd | 同期クロツク発生回路 |
| JPS5881334A (ja) * | 1981-11-11 | 1983-05-16 | Hitachi Ltd | 情報処理装置 |
-
1983
- 1983-07-20 JP JP58130844A patent/JPS6024790A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5859685A (ja) * | 1981-10-05 | 1983-04-08 | Hitachi Ltd | 同期クロツク発生回路 |
| JPS5881334A (ja) * | 1981-11-11 | 1983-05-16 | Hitachi Ltd | 情報処理装置 |
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