JPH1115783A

JPH1115783A - 同期回路

Info

Publication number: JPH1115783A
Application number: JP9162459A
Authority: JP
Inventors: Moriharu Seki; 守治関
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-19
Filing date: 1997-06-19
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】簡単な回路構成で、Ｄフリップフロップの準
安定状態を回避でき、しかもオーバーヘッドが少なく、
データ信号をクロック信号と同期させる。【解決手段】開示される同期回路は、クロックバッフ
ァ１３ａとイネーブル付Ｄフリップフロップ１４ａとか
らなる。クロックバッファ１３ａは、第２クロック信号
を所定時間遅延した遅延第２クロック信号Ｓ_2C1を生成
すると共に、第２イネーブル信号Ｓ_2Eを生成する。遅延
第２クロック信号Ｓ_2C1と第２イネーブル信号Ｓ_2Eとの
関係は、イネーブル付Ｄフリップフロップ１４ａのセッ
トアップタイム及びホールドタイムを満足するものであ
る。イネーブル付Ｄフリップフロップ１４ａは、第２イ
ネーブル信号Ｓ_2Eに基づいて、遅延第２クロック信号Ｓ
_2C1に同期して第２データ信号Ｓ_2Dの取り込み又は出力
保持を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同期回路に係
り、特に、あるクロック信号を用いて生成されたデータ
信号を他のクロック信号に同期させる同期回路に関す
る。

【０００２】

【従来の技術】それぞれ異なるクロック信号で動作して
いる複数のデジタル回路間でデータ信号を交換する場合
において、ある回路に供給されたデータ信号をその回路
内部で処理するためには、そのデータ信号を内部で生成
されているクロック信号と同期させる必要がある。

【０００３】そこで、従来では、例えば、図６に示すよ
うに、Ｄフリップフロップ１ａ及び１ｂを２段直列に接
続し、供給されたデータ信号Ｓ_Dを内部で生成されてい
るクロック信号Ｓ_Cと同期させていた（以下、これを第
１の従来技術という）。即ち、ある回路に供給されたデ
ータ信号Ｓ_Dは当然その回路内部で生成されているクロ
ック信号Ｓ_Cと同期していないので、Ｄフリップフロッ
プ１ａにおいては、データ信号Ｓ_Dとクロック信号Ｓ_Cと
が競合し、メタステーブル（準安定）状態になる場合が
ある。しかし、クロック信号Ｓ_Cの周期がＤフリップフ
ロップ１ａの準安定期間より長い場合には、Ｄフリップ
フロップ１ａから出力され、後段のＤフリップフロップ
１ｂに入力されるデータ信号Ｓ_D1は、Ｄフリップフロッ
プ１ｂのデータ信号取り込み時には必ず安定している。
従って、Ｄフリップフロップ１ｂでは準安定状態は発生
せず、クロック信号Ｓ_Cに同期したデータ信号Ｓ_D2が安
定して出力される。

【０００４】また、デジタル回路間でパラレル・データ
伝送が行われている場合には、従来から、回路間でリク
エスト信号とアクノリッジ信号を入出力してハンドシェ
イクを行い、データ信号を入出力する方法が採られてい
た（以下、これを第２の従来技術という）。

【０００５】さらに、特開平５−３１３７８３号公報に
は、図７に示すような、タップ付のＤフリップフロップ
２、遅延回路３及びセレクタ４を用いた同期回路が開示
されている（以下、これを第３の従来技術という）。図
７において、Ｄフリップフロップ２は、直列接続された
ラッチ５ａ及び５ｂと、インバータ６とから構成されて
いる。ラッチ５ａにはインバータ６を介して、ラッチ５
ｂには直接それぞれ図８（ａ）に示すクロック信号Ｓ_C
が供給されている。上記遅延回路３は、クロック信号Ｓ
_CをＤフリップフロップ２のセットアップタイムＴ_Sを満
足するだけ遅延して図８（ｃ）に示す遅延クロック信号
Ｓ_C1として出力する。セレクタ４は、その入力端Ａにラ
ッチ５ａから出力されたデータ信号Ｓ_S1（図８（ｅ）参
照）がインバータ７を介して供給され、その入力端Ｂに
図８（ｂ）に示すデータ信号Ｓ_Dが供給されている。セ
レクタ４は、遅延クロック信号Ｓ_C1が"Ｌ"レベルの時デ
ータ信号Ｓ_Dを選択して出力し、"Ｈ"レベルの時インバ
ータ７の出力信号を選択して出力する。

【０００６】次に、上記同期回路の動作について、図８
に示すタイミングチャートを参照して説明する。図８
（ｂ）及び（ｃ）からわかるように、データ信号Ｓ_Dの
立ち上がりＳ_DU1と立ち下がりＳ_DD1は、Ｄフリップフロ
ップ２のセットアップタイムＴ_Sを満たしている、即
ち、遅延クロック信号Ｓ_C1が"Ｌ"レベルの間に変化して
いるので、セレクタ４は、入力端Ｂに供給されたデータ
信号Ｓ_Dを選択し、図８（ｄ）に示す選択データ信号Ｓ_S
として出力する。これにより、図８（ｆ）に示すよう
に、次のクロック信号Ｓ_Cの立ち上がりで出力すべき同
期化されたデータ信号Ｓ_S2が変化する。

【０００７】一方、図８（ｂ）及び（ｃ）からわかるよ
うに、データ信号Ｓ_Dの立ち上がりＳ_DU2と立ち下がりＳ
_DD2は、Ｄフリップフロップ２のセットアップタイムＴ_S
を満たしていないので、即ち、遅延クロック信号Ｓ
_C1が"Ｈ"レベルの間に変化しているので、セレクタ４
は、ラッチ５ａから出力され、インバータ７を介して入
力端Ａに供給されたデータ信号を選択し、図８（ｄ）に
示す選択データ信号Ｓ_Sとして出力する。そして、再び
遅延クロック信号Ｓ_C1が"Ｌ"レベルになると、セレクタ
４は、入力端Ｂに供給されたデータ信号Ｓ_Dを選択し、
図８（ｄ）に示す選択データ信号Ｓ_Sとして出力する。
これにより、図８（ｆ）に示すように、次のクロック信
号Ｓ_Cの立ち上がりで出力すべき同期化されたデータ信
号Ｓ_S2が変化する。以上のように、上記構成によれば、
データ信号Ｓ_Dは、Ｄフリップフロップ２のセットアッ
プタイムＴ_S前に入力した場合には、クロック信号Ｓ_Cの
次のサイクルでクロック信号Ｓ_Cと同期し、Ｄフリップ
フロップ２のセットアップタイムＴ_S後に入力した場合
には、クロック信号Ｓ_Cの次の次のサイクルでクロック
信号Ｓ_Cと同期する。

【０００８】

【発明が解決しようとする課題】ところで、上記した第
１の従来技術においては、データ信号Ｓ_Dとクロック信
号Ｓ_Cとが競合した場合、その構成上クロック信号Ｓ_Cの
最大２サイクルのオーバーヘッド（信号処理に直接関係
しない時間）が発生してしまう、という欠点があった。
また、上記した第２の従来技術においては、リクエスト
信号とアクノリッジ信号の送受信にそれぞれクロック信
号の数サイクル分のオーバーヘッドが発生しまう、とい
う問題があった。

【０００９】さらに、上記した第３の従来技術において
は、Ｄフリップフロップ２のセットアップタイムＴ_Sに
ついては考慮されているが、ホールドタイムについては
考慮されていないので、データ信号Ｓ_Dとクロック信号
Ｓ_Cのタイミング次第では、同期化されたデータ信号Ｓ
_S2が不安定になる虞があった。

【００１０】この発明は、上述の事情に鑑みてなされた
もので、簡単な回路構成で、Ｄフリップフロップの準安
定状態を回避でき、しかもオーバーヘッドが少なく、デ
ータ信号をクロック信号と同期させることができる同期
回路を提供することを目的としている。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る同期回路は、クロックバ
ッファと、イネーブル付Ｄフリップフロップとからな
り、上記クロックバッファは、クロック信号を所定時間
遅延した遅延クロック信号を生成すると共に、上記イネ
ーブル付Ｄフリップフロップを制御するためのイネーブ
ル信号を生成し、上記遅延クロック信号と上記イネーブ
ル信号との関係は、上記イネーブル付Ｄフリップフロッ
プのセットアップタイム及びホールドタイムを満足する
ものであり、上記イネーブル付Ｄフリップフロップは、
上記イネーブル信号に基づいて、上記クロック信号に同
期してデータ信号の取り込み又は出力保持を行うことを
特徴としている。

【００１２】また、請求項２記載の発明は、請求項１記
載の同期回路に係り、上記クロックバッファは、縦続接
続され、上記クロック信号を所定時間遅延する複数のイ
ンバータと、第１の入力端に上記クロック信号が入力さ
れ、第２の入力端に上記インバータのいずれかの出力信
号が入力されるナンドゲートとからなり、上記イネーブ
ル付Ｄフリップフロップは、第１の入力端に上記データ
信号が入力され、第２の入力端に上記イネーブル信号が
入力され、それらの論理積をとる第１のアンドゲート
と、反転入力である第１の入力端に上記データ信号が入
力され、第２の入力端に上記イネーブル信号が入力さ
れ、それらの論理積をとる第２のアンドゲートと、Ｊ入
力端に上記第１のアンドゲートの出力信号が入力され、
Ｋ入力端に上記第２のアンドゲートの出力信号が入力さ
れ、クロック信号入力端に上記遅延クロック信号が入力
され、上記遅延クロック信号に同期したデータ信号を出
力するＪ−Ｋフリップフロップとからなることを特徴と
している。

【００１３】さらに、請求項３記載の発明は、請求項１
記載の同期回路に係り、上記クロックバッファ又はイネ
ーブル付Ｄフリップフロップの少なくとも１つは、カス
タムＩＣのファンクションブロックのひとつであること
を特徴としている。

【００１４】また、請求項４記載の発明は、請求項１な
いし３のいずかに記載の同期回路に係り、上記クロック
バッファは、使用するクロック信号の数に対応して設け
られ、上記イネーブル付Ｄフリップフロップは、同期さ
せるべきデータ信号の数に対応して設けられていること
を特徴としている。

【００１５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の態様について説明する。説明は、実施例を用い
て具体的に行う。図２はこの発明の一実施例である同期
回路１１を適用した同期システムの電気的構成を示すブ
ロック図である。この同期システムは、同期回路１１と
同期回路１２とから構成されている。

【００１６】同期回路１２は、第１クロック信号Ｓ_1Cで
動作しており、第１データ信号Ｓ_1Dを第１クロック信号
Ｓ_1Cに同期させると共に、第２及び第３データ信号Ｓ_2D
及びＳ_3Dを生成して第１クロック信号Ｓ_1Cに同期させて
出力する。同期回路１１は、第２及び第３クロック信号
Ｓ_2C及びＳ_3Cで動作しており、第２及び第３データ信号
Ｓ_2D及びＳ_3Dを第２及び第３クロック信号Ｓ_2C及びＳ_3C
に同期させると共に、第４データ信号Ｓ_4Dを生成して出
力する。

【００１７】図１はこの発明の一実施例である同期回路
１１の一部の電気的構成を示す回路図である。この例の
同期回路は、クロックバッファ１３ａ及び１３ｂと、イ
ネーブル付Ｄフリップフロップ１４ａ〜１４ｃと、Ｄフ
リップフロップ１５ａ〜１５ｃと、論理回路１６〜１９
とから概略構成されている。クロックバッファ１３ａ
は、入力される第２クロック信号Ｓ_2Cで動作するイネー
ブル付Ｄフリップフロップ１４ａ並びにＤフリップフロ
ップ１５ａ及び１５ｂ全てに遅延第２クロック信号Ｓ
_2C1を供給すると共に、イネーブル付Ｄフリップフロッ
プ１４ａに対し、そのセットアップタイム及びホールド
タイムを満足するように、イネーブル付Ｄフリップフロ
ップ１４ａを制御するための第２イネーブル信号Ｓ_2Eを
供給する。

【００１８】クロックバッファ１３ｂは、入力される第
３クロック信号Ｓ_3Cで動作するイネーブル付Ｄフリップ
フロップ１４ｂ及び１４ｃ並びにＤフリップフロップ１
５ｃ全てに遅延第３クロック信号Ｓ_3C1を供給すると共
に、イネーブル付Ｄフリップフロップ１４ｂ及び１４ｃ
に対し、そのセットアップタイム及びホールドタイムを
満足するように、イネーブル付Ｄフリップフロップ１４
ｂ及び１４ｃを制御するための第３イネーブル信号Ｓ_3E
を供給する。

【００１９】ここで、図３にクロックバッファ１３ａの
回路構成の一例を示す。図３において、クロックバッフ
ァ１３ａは、縦続接続され、第２クロック信号Ｓ_2Cが入
力されるインバータ２０ａ〜２０ｃと、第１の入力端に
第２クロック信号Ｓ_2Cが入力され、第２の入力端にイン
バータ２０ｃの出力信号が入力されるナンドゲート２１
とから構成されている。

【００２０】インバータ２０ａ及び２０ｂは、第２クロ
ック信号Ｓ_2Cをイネーブル付Ｄフリップフロップ１４ａ
のセットアップタイムＴ_S1（図５参照）を満足するだけ
の時間遅延して、図５（ｃ）に示す遅延第２クロック信
号Ｓ_2C1として出力する。インバータ２０ｃ及びナンド
ゲート２１の遅延時間は、イネーブル付Ｄフリップフロ
ップ１４ａのホールドタイムＴ_H1（図５参照）を満足す
る値に設定されており、第２クロック信号Ｓ_2Cとインバ
ータ２０ｃの負論理積を、図５（ｄ）に示す第２イネー
ブル信号Ｓ_2Eとして出力する。これにより、クロックバ
ッファ１３ａは、図５（ｃ）及び（ｄ）に示すように、
遅延第２クロック信号Ｓ_2C1の立ち上がりを挟んで、第
２イネーブル信号Ｓ_2Eが"Ｌ"レベルになり、第２イネー
ブル信号Ｓ_2Eが立ち下がってから遅延第２クロック信号
Ｓ_2C1が立ち上がるまではセットアップタイムＴ_S1を満
足するように動作し、遅延第２クロック信号Ｓ_2C1が立
ち上がってから第２イネーブル信号Ｓ_2Eが立ち上がるま
ではホールドタイムＴ_H1を満足するように動作する。な
お、クロックバッファ１３ｂの回路構成及び動作は、上
記クロックバッファ１３ａと同様であるので、その説明
を省略する。

【００２１】また、図１において、イネーブル付Ｄフリ
ップフロップ１４ａは、第２イネーブル信号Ｓ_2Eがアク
ティブ（この実施例では"Ｈ"レベル）の時は、通常のＤ
フリップフロップ１５ａと同様に、遅延第２クロック信
号Ｓ_2C1の立ち上がりで第２データ信号Ｓ_2Dを取り込
み、遅延第２クロック信号Ｓ_2C1に同期した安定したデ
ータ信号を出力する。一方、第２イネーブル信号Ｓ_2Eが
アクティブでない（この実施例では"Ｌ"レベル）の時
は、イネーブル付Ｄフリップフロップ１４ａは、遅延第
２クロック信号Ｓ_2C1の立ち上がりで第２データ信号Ｓ
_2Dを取り込まず、出力は変化せず、前の出力状態を保持
し続ける。これにより、イネーブル付Ｄフリップフロッ
プ１４ａの後段の論理回路１６、１７、１９、Ｄフリッ
プフロップ１５ａ、１５ｂは全て遅延第２クロック信号
Ｓ_2C1に同期して動作することになる。

【００２２】イネーブル付Ｄフリップフロップ１４ｂ
は、第３データ信号Ｓ_3D、第３イネーブル信号Ｓ_3E及び
遅延第３クロック信号Ｓ_3C1が供給され、上記イネーブ
ル付Ｄフリップフロップ１４ａと同様の動作により、遅
延第３クロック信号Ｓ_3C1に同期した安定したデータ信
号を出力する。これにより、イネーブル付Ｄフリップフ
ロップ１４ｂの後段の論理回路１８及びＤフリップフロ
ップ１５ｃは全て遅延第３クロック信号Ｓ_3C1に同期し
て動作することになる。

【００２３】さらに、イネーブル付Ｄフリップフロップ
１４ｃは、データ信号として遅延第２クロック信号Ｓ
_2C1に同期した論理回路１９の出力信号が供給されると
共に、第３イネーブル信号Ｓ_3E及び遅延第３クロック信
号Ｓ_3C1が供給され、上記イネーブル付Ｄフリップフロ
ップ１４ａと同様の動作により、遅延第３クロック信号
Ｓ_3C1に同期した安定したデータ信号を出力する。

【００２４】ここで、図４にイネーブル付Ｄフリップフ
ロップ１４ａの回路構成の一例を示す。イネーブル付Ｄ
フリップフロップ１４ｂ及び１４ｃの回路構成は、これ
と同様であるので、その説明を省略する。図４におい
て、イネーブル付Ｄフリップフロップ１４ａは、Ｊ−Ｋ
フリップフロップ２２と、アンドゲート２３と、第１の
入力端が反転入力であるアンドゲート２４とから構成さ
れている。アンドゲート２３は、第１の入力端に図５
（ｂ）に示す第２データ信号Ｓ_2Dが入力され、第２の入
力端に図５（ｄ）に示す第２イネーブル信号Ｓ_2Eが入力
され、その論理積をＪ−Ｋフリップフロップ２２のＪ入
力端に供給する。アンドゲート２４は、第１の入力端に
第２データ信号Ｓ_2Dが入力され、第２の入力端に第２イ
ネーブル信号Ｓ_2Eが入力され、その論理積をＪ−Ｋフリ
ップフロップ２２のＫ入力端に供給する。

【００２５】Ｊ−Ｋフリップフロップ２２は、第２イネ
ーブル信号Ｓ_2Eが"Ｌ"レベルの時は、Ｊ入力端及びＫ入
力端に入力されるアンドゲート２３及び２４の出力信号
が共に"Ｌ"レベルとなるので、クロック入力端に入力さ
れる遅延第２クロック信号Ｓ_2C ₁の立ち上がりでも、出
力は変化せず、前の出力状態を保持し続ける。一方、第
２イネーブル信号Ｓ_2Eが"Ｈ"レベルの時は、Ｊ−Ｋフリ
ップフロップ２２は、アンドゲート２３を介してＪ入力
端に第２データ信号Ｓ_2Dが入力され、アンドゲート２４
を介して反転された第２データ信号Ｓ_2Dが入力されるの
で、クロック入力端に入力される遅延第２クロック信号
Ｓ_2C1の立ち上がりで第２データ信号Ｓ₂ _Dを取り込み、
第２クロック信号Ｓ_2Cに同期した安定した第２データ信
号Ｓ_2D1を出力する。

【００２６】次に、上記クロックバッファ１３ａ及びイ
ネーブル付Ｄフリップフロップ１４ａの動作について、
図５に示すタイミングチャートを参照して説明する。図
５（ｂ）及び（ｃ）からわかるように、第２データ信号
Ｓ_2Dの立ち上がりＳ_2DU1と立ち下がりＳ_2DD1は、第２イ
ネーブル信号Ｓ_2Eが"Ｈ"レベルの間に変化している、即
ち、イネーブル付Ｄフリップフロップ１４ａのセットア
ップタイムＴ_S1及びホールドタイムＴ_H1を満たしている
ので、図５（ｅ）に示すように、次の遅延第２クロック
信号Ｓ_2C1の立ち上がりで出力すべき同期化された第２
データ信号Ｓ_2D1が変化する。

【００２７】一方、図５（ｂ）及び（ｃ）からわかるよ
うに、第２データ信号Ｓ_2Dの立ち上がりＳ_2DU2は、イネ
ーブル付Ｄフリップフロップ１４ａのセットアップタイ
ムＴ_S1を満足せず、また、第２データ信号Ｓ_2Dの立ち下
がりＳ_2DD2は、イネーブル付Ｄフリップフロップ１４ａ
のホールドタイムＴ_H1を満たしていない、即ち、共に第
２イネーブル信号Ｓ_2Eが"Ｌ"レベルの間に変化してい
る。従って、第２イネーブル信号Ｓ_2Eが"Ｌ"レベルの間
の遅延第２クロック信号Ｓ_2C1の立ち上がりでは、イネ
ーブル付Ｄフリップフロップ１４ａは、第２データ信号
Ｓ_2Dを取り込まず、出力は変化せず、前の出力状態を保
持し続ける。即ち、イネーブル付Ｄフリップフロップ１
４ａは、準安定状態にはならない。そして、再び第２イ
ネーブル信号Ｓ_2Eが"Ｈ"レベルになると、図５（ｅ）に
示すように、次の遅延第２クロック信号Ｓ_2C1の立ち上
がりで出力すべき同期化された第２データ信号Ｓ_2D1が
変化する。なお、クロックバッファ１３ｂ並びにイネー
ブル付Ｄフリップフロップ１４ｂ及び１４ｃの動作も、
上記したクロックバッファ１３ａ及びイネーブル付Ｄフ
リップフロップ１４ａの動作と同様であるので、その説
明を省略する。

【００２８】このように、この例の構成によれば、バッ
ファリングされ、かつタイミング調整されたクロック信
号を生成すると共に、イネーブル付Ｄフリップフロップ
１４の動作を制御するイネーブル信号を生成するクロッ
クバッファ１３と、イネーブル信号でデータ信号の保持
と取り込みが制御されるイネーブル付Ｄフリップフロッ
プ１４とを設けたので、イネーブル付Ｄフリップフロッ
プ１４の準安定状態を回避できる。これにより、データ
信号の同期化がクロック信号の１サイクル内で行うこと
ができるので、同期化におけるオーバーヘッドを小さく
できる。

【００２９】また、イネーブル付Ｄフリップフロップ１
４のセットアップタイム及びホールドタイムを満足する
ような遅延クロック信号及びイネーブル信号をクロック
バッファ１３が生成しているので、クロックバッファ１
３とイネーブル付Ｄフリップフロップ１４とを組み合わ
せるだけで同期回路が簡単に構成できる。

【００３０】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、クロック信号が２系統、同期をと
るべきデータ信号が３系統である例を示したが、これに
限定されない。要するに、クロックバッファ１３は、ク
ロック信号の数だけあれば良く、また、イネーブル付Ｄ
フリップフロップ１４は、同期させるべきデータ信号の
数だけあれば良い。

【００３１】また、上述の実施例においては、クロック
バッファ１３及びイネーブル付Ｄフリップフロップ１４
は、基本的なゲート素子やＤフリップフロップで構成す
る例を示したが、これに限定されず、例えば、プログラ
マブルロジックＩＣやゲートアレイ等のカスタムＩＣに
おいて、そのファンクションブロックのひとつとして実
現することも可能である。

【００３２】

【発明の効果】以上説明したように、この発明の同期回
路によれば、クロックバッファがクロック信号を所定時
間遅延した遅延クロック信号を生成すると共に、遅延ク
ロック信号との関係がイネーブル付Ｄフリップフロップ
のセットアップタイム及びホールドタイムを満足するイ
ネーブル信号を生成し、イネーブル付Ｄフリップフロッ
プがイネーブル信号に基づいて、クロック信号に同期し
てデータ信号の取り込み又は出力保持を行うので、簡単
な回路構成で、イネーブル付Ｄフリップフロップの準安
定状態を回避でき、しかもオーバーヘッドが少なく、デ
ータ信号をクロック信号と同期させることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である同期回路の主要部の
構成を示す回路図である。

【図２】同同期回路を適用した同期システムの電気的構
成を示すブロック図である。

【図３】図１に示すクロックバッファの構成例を示す回
路図である。

【図４】図１に示すイネーブル付Ｄフリップフロップの
構成例を示す回路図である。

【図５】同クロックバッファと同イネーブル付Ｄフリッ
プフロップの動作を説明するためのタイミングチャート
である。

【図６】第１の従来技術の同期回路の構成例を示す回路
図である。

【図７】第３の従来技術の同期回路の構成例を示す回路
図である。

【図８】図７に示す同期回路の動作を説明するためのタ
イミングチャートである。

【符号の説明】

１１，１２同期回路１３ａ，１３ｂクロックバッファ１４ａ〜１４ｃイネーブル付Ｄフリップフロップ１５ａ〜１５ｃＤフリップフロップ１６〜１９論理回路２０ａ〜２０ｃインバータ２１ナンドゲート２２Ｊ−Ｋフリップフロップ２３，２４アンドゲート

Claims

【特許請求の範囲】

【請求項１】クロックバッファと、イネーブル付Ｄフ
リップフロップとからなり、前記クロックバッファは、クロック信号を所定時間遅延
した遅延クロック信号を生成すると共に、前記イネーブ
ル付Ｄフリップフロップを制御するためのイネーブル信
号を生成し、前記遅延クロック信号と前記イネーブル信
号との関係は、前記イネーブル付Ｄフリップフロップの
セットアップタイム及びホールドタイムを満足するもの
であり、前記イネーブル付Ｄフリップフロップは、前記イネーブ
ル信号に基づいて、前記クロック信号に同期してデータ
信号の取り込み又は出力保持を行うことを特徴とする同
期回路。
【請求項２】前記クロックバッファは、縦続接続さ
れ、前記クロック信号を所定時間遅延する複数のインバ
ータと、第１の入力端に前記クロック信号が入力され、
第２の入力端に前記インバータのいずれかの出力信号が
入力されるナンドゲートとからなり、前記イネーブル付Ｄフリップフロップは、第１の入力端
に前記データ信号が入力され、第２の入力端に前記イネ
ーブル信号が入力され、それらの論理積をとる第１のア
ンドゲートと、反転入力である第１の入力端に前記デー
タ信号が入力され、第２の入力端に前記イネーブル信号
が入力され、それらの論理積をとる第２のアンドゲート
と、Ｊ入力端に前記第１のアンドゲートの出力信号が入
力され、Ｋ入力端に前記第２のアンドゲートの出力信号
が入力され、クロック信号入力端に前記遅延クロック信
号が入力され、前記遅延クロック信号に同期したデータ
信号を出力するＪ−Ｋフリップフロップとからなること
を特徴とする請求項１記載の同期回路。
【請求項３】前記クロックバッファ又はイネーブル付
Ｄフリップフロップの少なくとも１つは、カスタムＩＣ
のファンクションブロックのひとつであることを特徴と
する請求項１記載の同期回路。
【請求項４】前記クロックバッファは、使用するクロ
ック信号の数に対応して設けられ、前記イネーブル付Ｄ
フリップフロップは、同期させるべきデータ信号の数に
対応して設けられていることを特徴とする請求項１ない
し３のいずれかに記載の同期回路。