JPH10163821A - 初期化回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数のフリップフロップを含むディジタル回
路の動作開始時の誤動作を防止した初期化回路を提供す
る。 【解決手段】 或る時刻でイニシャル信号Ｉが"H" か
ら"L" になると、D-FF22の出力信号S22 が"H" から"L"
になる。出力信号S22 は遅延回路23を経て活性を示す初
期化信号Srになり、D-FF11,12 を初期化すると共に、論
理回路24を介してD-FF13のデータ入力端子Ｄに入力され
る。D-FF13は、次のクロックckの立ち上がりで初期化さ
れる。次に、イニシャル信号Ｉが"H" になると、D-FF2
1,22 のリセットが解除される。この直後のクロックck
の立ち上がりで、D-FF21の出力信号S21が"L" から"H"
へ遷移する。この次のクロックckの立ち上がりで、D-FF
22の出力信号S22 が"L" から"H" になる。すると、初期
化信号Srが"L" から"H" になる。次のクロックckの立ち
上がりで、D-FF11,12,13は初期状態から動作を開始す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のフリップフ
ロップを含むディジタル回路に対し、該各フリップフロ
ップを初期状態にするための初期化信号を生成する初期
化回路に関するものである。

【０００２】

【従来の技術】図２は、従来の初期化回路の一例を示す
構成図である。この初期化回路は、ディジタル回路を初
期化するためのイニシャル信号Ｉに基づいて出力信号の
論理が定まる論理回路（ＬＯＧＩＣ）１を備えている。
この論理回路１は、例えばＡＮＤ回路で構成されてい
る。このＡＮＤ回路の或る１つの入力端子にイニシャル
信号Ｉが入力されるようになっている。更に、イニシャ
ル信号Ｉは、前記ディジタル回路に含まれる遅延型フリ
ップフロップ（以下、Ｄ−ＦＦという）１１，１２のリ
セット信号入力端子Ｒに共通に入力されるようになって
いる。又、論理回路１の出力側は、Ｄ−ＦＦ１３のデー
タ入力端子Ｄに接続されている。クロックｃｋは、Ｄ−
ＦＦ１１，１２，１３のクロック入力端子ＣＫに共通に
入力されるようになっている。そして、イニシャル信号
Ｉが高レベル（以下、“Ｈ”という）の時、Ｄ−ＦＦ１
１，１２，１３はクロックｃｋの立ち上がりエッジで動
作し、イニシャル信号Ｉが低レベル（以下、“Ｌ”とい
う）の時、該Ｄ−ＦＦ１１，１２，１３が初期化されて
各出力信号Ｓ１１，Ｓ１２，Ｓ１３が“Ｌ”になる。

【０００３】

【発明が解決しようとする課題】しかしながら、図２の
初期化回路では、次のような課題があった。図３は、図
２の動作を説明するためのタイムチャートであり、縦軸
に論理レベル、及び横軸に時間がとられている。この図
を参照しつつ、図２の初期化回路の動作における問題点
を説明する。クロックｃｋ及びイニシャル信号Ｉを伝送
する線路には浮遊容量等の分布定数が存在するので、該
クロックｃｋ及びイニシャル信号ＩがＤ−ＦＦ１１，１
２，１３に到達する時間に差（スキュー）が生じること
がある。そのため、クロックｃｋの立ち上がりエッジの
付近でイニシャル信号Ｉを非活性にした場合、例えば時
刻ｔ１におけるクロックｃｋの立ち上がりエッジに同期
してＤ−ＦＦ１１がデータ入力端子Ｄに入力されている
データを取り込んだ後、時刻ｔ２におけるクロックｃｋ
の立ち上がりエッジに同期してＤ−ＦＦ１２，１３がデ
ータ入力端子Ｄに入力されているデータを取り込むよう
な状態が発生し、該Ｄ−ＦＦ１１，１２，１３を含むデ
ィジタル回路が誤動作するという問題点があった。この
問題点の解決策としては、Ｄ−ＦＦ１１，１２，１３を
同期方式で初期化したり、イニシャル信号Ｉをフリップ
フロップにより同期化した後、Ｄ−ＦＦ１１，１２，１
３に入力する等の方法がある。以下、これらの方法を説
明する。

【０００４】図４は、従来の他の初期化回路（１）の構
成図であり、図２中の要素と共通の要素には共通の符号
が付されている。この図では、初期化回路はイニシャル
信号Ｉに基づいて出力信号の論理が定まる論理回路１，
２，３を備えている。論理回路１，２，３の各出力側
は、Ｄ−ＦＦ１３，１２，１１の各データ入力端子Ｄに
それぞれ接続されている。クロックｃｋは、Ｄ−ＦＦ１
１，１２，１３のクロック入力端子ＣＫに共通に入力さ
れるようになっている。この初期化回路では、イニシャ
ル信号Ｉが“Ｌ”の時、Ｄ−ＦＦ１１，１２，１３がク
ロックｃｋの立ち上がりエッジに同期して初期化されて
各出力信号Ｓ１１，Ｓ１２，Ｓ１３が“Ｌ”になる。図
５は、従来の他の初期化回路（２）の構成図であり、図
２中の要素と共通の要素には共通の符号が付されてい
る。

【０００５】この初期化回路は、Ｄ−ＦＦ４，５を備え
ている。イニシャル信号Ｉは、Ｄ−ＦＦ４のデータ入力
端子Ｄに入力されるようになっている。Ｄ−ＦＦ４の出
力端子ＱはＤ−ＦＦ５のデータ入力端子Ｄに接続されて
いる。Ｄ−ＦＦ５の出力端子Ｑは、Ｄ−ＦＦ１１，１２
のリセット信号入力端子Ｒに共通に接続されると共に、
論理回路１の入力側にも接続されている。論理回路１の
出力側は、Ｄ−ＦＦ１３のデータ入力端子Ｄに接続され
ている。クロックｃｋは、Ｄ−ＦＦ４，５，１１，１
２，１３のクロック入力端子ＣＫに共通に入力されるよ
うになっている。この初期化回路では、“Ｌ”のイニシ
ャル信号ＩはＤ−ＦＦ４，５によりクロックｃｋに同期
化された後、初期化信号Ｓ５としてＤ−ＦＦ１１，１２
のリセット信号入力端子Ｒ及び論理回路１に入力され
る。そして、Ｄ−ＦＦ１１，１２，１３は、“Ｌ”の初
期化信号Ｓ５により初期化される。ところが、図４及び
図５の初期化回路は、いずれもクロックｃｋが入力され
ていない時には機能しないという問題があった。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明は、クロックに同期してデータを取り込んで
信号処理を行う複数のフリップフロップを含むディジタ
ル回路に対し、該各フリップフロップを初期状態にする
ための活性を示す初期化信号を外部から供給されるイニ
シャル信号に基づいて生成する初期化回路において、次
のような手段を講じている。即ち、共通のクロックが与
えられるクロック入力端子と、前記イニシャル信号が共
通に与えられるリセット端子又はセット端子と、データ
入力端子と、データ出力端子とをそれぞれ持ち、縦続接
続されたＮ段（Ｎ；２以上の整数）のＤ−ＦＦを備えて
いる。又、前記Ｎ段のＤ−ＦＦのうちの初段のＤ−ＦＦ
のデータ入力端子には非活性の前記初期化信号に対応し
た固定論理レベルが入力される構成としている。そし
て、前記イニシャル信号が非活性を示した時には前記ク
ロックのエッジに同期して該各Ｄ−ＦＦが前段のＤ−Ｆ
Ｆの出力データをそれぞれ保持し、該Ｎ段のＤ−ＦＦの
うちの最終段のＤ−ＦＦから前記固定論理レベルの前記
初期化信号を出力する構成にしている。一方、イニシャ
ル信号が活性を示した時には最終段のＤ−ＦＦから活性
を示す該初期化信号を出力する構成にしている。

【０００７】本発明によれば、以上のように初期化回路
を構成したので、或る時刻でイニシャル信号が活性を示
すと、Ｎ段のＤ−ＦＦのうちの最終段のＤ−ＦＦから活
性を示す初期化信号が出力され、ディジタル回路に含ま
れる複数のフリップフロップが初期化される。次に、イ
ニシャル信号が非活性を示すと、前記Ｎ段のＤ−ＦＦの
初期化が解除される。この直後のクロックの例えば立ち
上がりで、Ｎ段のＤ−ＦＦのうちの初段のＤ−ＦＦの出
力信号がデータ入力端子に入力されている固定論理レベ
ルになる。この次のクロックの例えば立ち上がりで、次
段のＤ−ＦＦの出力信号が前記固定論理レベルになる。
同様に、クロックの立ち上がりに同期して各Ｄ−ＦＦに
前段のＤ−ＦＦの出力データがそれぞれ保持され、最終
段のＤ−ＦＦから前記固定論理レベルの非活性を示す初
期化信号が出力される。この初期化信号は、クロックの
立ち上がりよりも最終段のＤ−ＦＦの伝搬遅延時間だけ
遅れて出力される。そして、次のクロックの立ち上がり
で、前記複数のフリップフロップは初期状態で動作を開
始する。更に、クロックが入力されない場合、イニシャ
ル信号を活性にすれば活性を示す初期化信号が最終段の
Ｄ−ＦＦから出力されるので、前記複数のフリップフロ
ップが初期状態になる。そして、再びクロックが入力さ
れた場合、イニシャル信号が非活性であれば、Ｎ回のク
ロックの立ち上がりエッジが経過した後、前記複数のフ
リップフロップが初期状態から動作を開始する。従っ
て、前記課題を解決できるのである。

【０００８】

【発明の実施の形態】図１は、本発明の実施形態を示す
初期化回路の構成図である。この初期化回路２０は、Ｄ
−ＦＦ２１，２２と、遅延回路（ＤＥＬＡＹ）２３と、
論理回路２４を備えている。Ｄ−ＦＦ２１のデータ入力
端子Ｄには、固定論理レベル（例えば“Ｈ”）が入力さ
れるようになっている。Ｄ−ＦＦ２１の出力端子ＱはＤ
−ＦＦ２２のデータ入力端子Ｄに接続されている。Ｄ−
ＦＦ２２の出力端子Ｑは、遅延回路２３を介してＤ−Ｆ
Ｆ１１，１２のリセット信号入力端子Ｒに共通に接続さ
れると共に、論理回路２４の入力側にも接続されてい
る。この論理回路２４は、例えばＡＮＤ回路で構成され
ている。論理回路２４の出力側は、Ｄ−ＦＦ１３のデー
タ入力端子Ｄに接続されている。イニシャル信号Ｉは例
えば外部のリセット信号生成回路から供給され、Ｄ−Ｆ
Ｆ２１，２２のリセット信号入力端子Ｒに共通に入力さ
れるようになっている。クロックｃｋは、Ｄ−ＦＦ２
１，２２のクロック入力端子ＣＫに共通に入力されると
共に、ディジタル回路に含まれるＤ−ＦＦ１１，１２，
１３のクロック入力端子ＣＫに共通に入力されるように
なっている。

【０００９】図６は、図１の動作を説明するためのタイ
ムチャート（１）であり、縦軸に論理レベル、及び横軸
に時間がとられている。時刻ｔ１において、イニシャル
信号Ｉは“Ｈ”から“Ｌ”に遷移（即ち、活性を示す）
し、Ｄ−ＦＦ２２の出力信号Ｓ２２が“Ｈ”から“Ｌ”
に遷移する。この出力信号Ｓ２２は遅延回路２３を経て
活性を示す初期化信号Ｓｒになり、Ｄ−ＦＦ１１，１２
を初期化すると共に、論理回路２４を介してＤ−ＦＦ１
３のデータ入力端子Ｄに入力される。Ｄ−ＦＦ１３は、
時刻ｔ２でクロックｃｋの立ち上がりエッジに同期して
初期化される。時刻ｔ３の直前でイニシャル信号Ｉが非
活性を示し、Ｄ−ＦＦ２１，２２のリセットが解除され
る。時刻ｔ３において、Ｄ−ＦＦ２１の出力信号Ｓ２１
がクロックｃｋの立ち上がりエッジに同期して“Ｌ”か
ら“Ｈ”へ遷移する。時刻ｔ４において、Ｄ−ＦＦ２２
の出力信号Ｓ２２がクロックｃｋの立ち上がりエッジに
同期して“Ｌ”から“Ｈ”へ遷移する。時刻ｔ５におい
て、初期化信号Ｓｒが“Ｌ”から“Ｈ”へ遷移（即ち、
非活性を示す）する。時刻ｔ６において、Ｄ−ＦＦ１
１，１２，１３は、初期状態でクロックｃｋの立ち上が
りエッジに同期して動作を開始する。ここで、前記時刻
ｔ３においてＤ−ＦＦ２１の出力信号Ｓ２１が“Ｌ”か
ら“Ｈ”へ遷移した時、該時刻ｔ３の直後に該出力信号
Ｓ２１にメタステーブルが発生することがある。ところ
が、時刻ｔ３ではＤ−ＦＦ２２のデータ入力端子Ｄには
“Ｌ”の出力信号Ｓ２１が入力されているので、Ｄ−Ｆ
Ｆ２２の出力信号Ｓ２２は“Ｌ”のままであり、メタス
テーブルが発生することはない。

【００１０】図７は、図１の動作を説明するためのタイ
ムチャート（２）である。この図では、時刻ｔ３の直後
にＤ−ＦＦ２１，２２のリセットが解除された場合の動
作が示されている。時刻ｔ１〜ｔ２において、図６と同
様の動作を行う。時刻ｔ３の直後でイニシャル信号Ｉが
非活性を示し、Ｄ−ＦＦ２１，２２のリセットが解除さ
れる。時刻ｔ４において、Ｄ−ＦＦ２１の出力信号Ｓ２
１がクロックｃｋの立ち上がりエッジに同期して“Ｌ”
から“Ｈ”へ遷移する。時刻ｔ５において、Ｄ−ＦＦ２
２の出力信号Ｓ２２がクロックｃｋの立ち上がりエッジ
に同期して“Ｌ”から“Ｈ”へ遷移する。時刻ｔ６にお
いて、初期化信号Ｓｒが“Ｌ”から“Ｈ”へ遷移（即
ち、非活性を示す）する。時刻ｔ７において、Ｄ−ＦＦ
１１，１２，１３は、初期状態でクロックｃｋの立ち上
がりエッジに同期して動作を開始する。一方、クロック
ｃｋが入力されない場合、イニシャル信号Ｉを“Ｌ”
（即ち、活性にする）にすればＤ−ＦＦ２１，２２がリ
セットされて初期化信号Ｓｒが“Ｌ”になるので、Ｄ−
ＦＦ１１，１２を初期状態にすることができる。そし
て、再びクロックｃｋが入力された場合にイニシャル信
号Ｉが“Ｈ”（非活性）であれば、２回のクロックｃｋ
の立ち上がりエッジが経過した後、Ｄ−ＦＦ１１，１
２，１３が初期状態から動作を開始する。

【００１１】以上のように、本実施形態では、クロック
ｃｋの或る立ち上がりエッジ（本実施形態では時刻ｔ
３）付近でイニシャル信号Ｉを非活性にしても、図６の
時刻ｔ５で初期化信号Ｓｒが非活性を示すので、時刻ｔ
６においてＤ−ＦＦ１１，１２，１３が初期状態から動
作を開始できる。又、図７では、時刻ｔ６で初期化信号
Ｓｒが非活性を示すので、時刻ｔ７においてＤ−ＦＦ１
１，１２，１３が初期状態から動作を開始できる。更
に、クロックｃｋが入力されない場合、イニシャル信号
Ｉを活性にすればＤ−ＦＦ１１，１２を初期状態にする
ことができ、再びクロックｃｋが入力された場合にイニ
シャル信号Ｉが非活性であれば、２回のクロックｃｋの
立ち上がりエッジが経過した後、Ｄ−ＦＦ１３も含めて
初期状態から動作を開始できる。尚、本発明は上記実施
形態に限定されず、種々の変形が可能である。その変形
例としては、例えば次の（ａ）〜（ｃ）のようなものが
ある。

【００１２】（ａ） 実施形態では、Ｄ−ＦＦ１１，１
２，１３の初期状態としてリセット状態の例を示した
が、セット状態が混在しても良い。又、クロックｃｋ、
イニシャル信号Ｉの信号極性、及びＤ−ＦＦ１１，１
２，１３，２１，２２の各端子の極性についても、実施
形態のように限定するものではない。 （ｂ） 実施形態では、初期化回路２０は２段のＤ−Ｆ
Ｆ２１，２２を備えているが、３段以上のＤ−ＦＦを縦
続接続してもよい。 （ｃ） 遅延回路２３は、初期化信号Ｓｒの立ち上がり
のタイミングがクロックｃｋのエッジの間にできれば、
省略してもよい。

【００１３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、クロックの或るエッジ付近でイニシャル信号を非
活性にしても、以後のクロックのエッジと次のエッジと
の間で初期化信号が非活性を示すので、該次のエッジに
おいて、ディジタル回路に含まれる複数のフリップフロ
ップが初期状態から動作を開始できる。更に、クロック
が入力されない場合でもイニシャル信号を活性にすれば
初期化信号が活性を示すので、複数のフリップフロップ
を初期状態にすることができ、再びクロックが入力され
た場合にイニシャル信号が非活性であれば、Ｎ回のクロ
ックの立ち上がりエッジが経過した後、前記複数のフリ
ップフロップが初期状態から動作を開始できる。

【図面の簡単な説明】

【図１】本発明の実施形態の初期化回路の構成図であ
る。

【図２】従来の初期化回路の構成図である。

【図３】図２のタイムチャートである。

【図４】従来の他の初期化回路（１）の構成図である。

【図５】従来の他の初期化回路（２）の構成図である。

【図６】図１のタイムチャート（１）である。

【図７】図１のタイムチャート（２）である。

【符号の説明】

１１，１２，１３ 複数のフリ
ップフロップ ２０ 初期化回路 ２１，２２ Ｄ−ＦＦ Ｉ イニシャル
信号 Ｓｒ 初期化信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 クロックに同期してデータを取り込んで
   信号処理を行う複数のフリップフロップを含むディジタ
   ル回路に対し、該各フリップフロップを初期状態にする
   ための活性を示す初期化信号を、外部から供給されるイ
   ニシャル信号に基づいて生成する初期化回路において、 共通のクロックが与えられるクロック入力端子と、前記
   イニシャル信号が共通に与えられるリセット端子又はセ
   ット端子と、データ入力端子と、データ出力端子とをそ
   れぞれ持ち、縦続接続されたＮ段（Ｎ；２以上の整数）
   の遅延型フリップフロップを備え、 前記Ｎ段の遅延型フリップフロップのうちの初段の遅延
   型フリップフロップのデータ入力端子には非活性の前記
   初期化信号に対応した固定論理レベルが入力される構成
   とし、 前記イニシャル信号が非活性を示した時には前記クロッ
   クのエッジに同期して該各遅延型フリップフロップが前
   段の遅延型フリップフロップの出力データをそれぞれ保
   持し、該Ｎ段の遅延型フリップフロップのうちの最終段
   の遅延型フリップフロップから前記固定論理レベルの前
   記初期化信号を出力し、該イニシャル信号が活性を示し
   た時には該最終段の遅延型フリップフロップから活性を
   示す該初期化信号を出力する構成にしたことを特徴とす
   る初期化回路。