JPH0993099A - エッジ検出回路 - Google Patents
エッジ検出回路Info
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- H03—ELECTRONIC CIRCUITRY
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Abstract
作させないことにより、消費電力を抑えるエッジ検出回
路を提供する。 【解決手段】入力信号を受ける4個以上n個の第1群の
D−FF11〜14と、エッジ検出制御信号ENBを受
ける2個の第2群のD−FF21,22と、前記第1群
のD−FFの1段目11の出力と前記第2群のD−FF
の1段目21の反転出力とその2段目22の出力とを入
力とするAND回路51と、このAND回路51の出力
を受ける第3のD−FF31とから構成される。
Description
立下りのエッジを検出するエッジ検出回路に関する。
す。この回路は、D−フリップフロップ(以下D−FF
という)11〜14、AND回路41〜43、OR回路
61より構成される。まずAND回路43に入力信号I
Nとエッジ検出信号ENが入力され、クロックCLKに
同期して、順次D−FF11〜14から出力される。A
ND回路41には、D−FF11〜13の出力とD−F
F14の反転出力とが入力され、AND回路42には、
D−FF11〜13の反転出力とD−FF14の出力と
が入力される。エッジ検出制御信号ENは、クロックに
同期した信号で、これが1のときエッジ検出状態、0の
ときエッジ非検出状態を示す信号である。
信号INが0から1になると、D−FF11〜14の出
力も順次0から1になり、D−FF14の出力だけが0
のとき、立上りエッジとして検出される。同様に、入力
信号INが1から0になると、立下りエッジとして検出
される。
制御信号ENを変化させたときの動作を示すタイミング
チャートである。入力信号INが1のとき、エッジ検出
制御信号ENが0から1に変化すると、クロックCLK
の立上りでD−FF11〜14の出力が順次0から1に
変化する。D−FF11〜13の出力が1でD−FF1
4の出力が0のとき、AND回路41の出力、すなわち
立上りエッジ検出信号が1となってしまう。
化すると、クロックCLKの立上りでD−FF11〜1
4の出力が順次1から0に変化する。D−FF11〜1
3の出力が0でD−FF14の出力が1のとき、AND
回路42の出力、すなわち立下りエッジ検出信号が1と
なってしまう。
力信号のエッジとして検出されてしまわないように構成
されているエッジ検出回路の一構成例を図7に示す。こ
の回路は、D−FF11〜14、AND回路41、4
2、OR回路61より構成される。入力信号INがクロ
ックCLKに同期して、順次D−FF11〜14から出
力される。AND回路41には、D−FF11〜13の
出力、D−FF14の反転出力、エッジ検出制御信号E
Nが入力され、AND回路42には、D−FF11〜1
3の反転出力、D−FF14の出力、エッジ検出制御信
号ENが入力される。
動作を示すタイミングチャートである。エッジ検出制御
信号ENが1すなわちエッジ検出状態のとき、入力信号
INが0から1に変化する。D−FF11〜13の出力
が1で、D−FF14の出力が0のとき、AND回路4
1の出力、すなわち立上りエッジ検出信号が1となる。
と、クロックCLKの立ち上がりで、D−FF11〜1
4の出力が順次1から0に変化するが、D−FF11〜
13の出力が0でD−FF14の出力が1のとき、エッ
ジ検出制御信号ENが0、すなわちエッジ非検出状態と
なっているので、AND回路42の出力、すなわち立ち
下がりエッジ検出信号は1とならない。
回路は、エッジ検出信号OUTが1となるときにエッジ
検出制御信号ENを切り換えると、エッジ検出信号OU
Tにノイズを出力してしまう場合がある。
す。入力信号INが0から1に変化し、D−FF14の
出力が1となるときに、エッジ検出制御信号ENが0か
ら1に変化すると、D−FF14の出力がエッジ検出制
御信号ENよりも遅れてAND回路41、42に入力さ
れた場合、エッジ検出信号OUTにノイズを出力してし
まう。
D−FF13の出力が0となるときに、エッジ検出制御
信号ENが1から0に変化すると、エッジ検出制御信号
ENが、D−FF13の出力よりも遅れてAND回路4
1、42に入力された場合にもエッジ検出信号OUTの
ノイズを出力してしまう。さらに、エッジ非検出状態で
もD−FFが動作するので、消費電力が大きくなるとい
う問題点もあった。
37710号公報に示す回路がある。この回路は、D−
FFを複数持つ代わりに、タイマーを使用し外部端子に
エッジ検出制御信号を持たないので、ノイズの問題はな
いが、エッジ非検出状態でもタイマーが動作しており、
消費電力が大きくなるという問題点はあった。
力信号を受けるD−FFをセットまたはリセットするこ
とにより、エッジ検出制御信号を変化させても、誤った
検出信号やノイズを抑え、またエッジ非検出状態でD−
FFを動作させないようにして消費電力を抑えたエッジ
検出回路を提供することにある。
号の立上りまたは立下りを検出するエッジ検出回路にお
いて、4個以上のD−フリップフロップをn個直列に接
続し前記入力信号を1番目のD−フリップフロップに入
力した第1のD−フリップフロップ群と、エッジ検出を
行うか否かを指示するエッジ検出制御信号を受けD−フ
リップフロップを2個直列に接続した第2のD−フリッ
プフロップ群と、前記第1群のD−フリップフロップの
1段目の出力と前記第2群のD−フリップフロップの1
段目の反転出力およびその2段目の出力とを入力とする
AND回路と、このAND回路の出力を受ける第3のD
−フリップフロップとを有し、前記エッジ検出制御信号
を前記第1群のD−フリップフロップの1段目のリセッ
ト端子に入力し、前記第2群のD−フリップフロップの
1段目の出力を前記第1群のD−フリップフロップのn
段目のリセット端子に入力し、前記第3のD−フリップ
フロップの出力を前記第1群のD−フリップフロップの
n−1段目のセット端子とn段目のセット端子に入力す
ることを特徴とする。
を以下に説明する。図1は本発明のエッジ検出回路の第
1の実施形態を示す回路図である。このエッジ検出回路
は、D−FF11〜14、21、22、31、AND回
路41、42、51、OR回路61より構成されてい
る。D−FF11〜14、21、22はクロックCLK
の立上り同期、D−FF31はクロックCLKの立下り
同期で動作し、またD−FF11はリセット付きFF、
D−FF13はセット付きFF、D−FF14はセッ
ト、リセット付きFFである。
け、AND回路41はD−FF11〜13の出力とD−
FF14の反転出力とを入力し、AND回路42はD−
FF11〜13の反転出力とD−FF14の出力とを入
力する。D−FF21、22はエッジ検出制御信号EN
Bを受け、AND回路51はD−FF11、22の出力
とD−FF21の反転出力とを入力し、D−FF31は
AND回路51の出力を入力する。また、エッジ検出信
号ENBをD−FF11のリセット端子に入力し、D−
FF21の出力をD−FF14のリセット端子に入力
し、D−FF31の出力をD−FF13、14のセット
端子に入力する。エッジ検出制御信号ENBは、クロッ
クに同期した信号で、これが0のときエッジ検出状態、
1のときエッジ非検出状態を示す信号である。
−FF11がリセットされ、次のクロックCLKの立上
りに同期して、D−FF14がリセットされる。D−F
F11の出力が1のとき、エッジ検出制御信号ENBの
立下りエッジをD−FF21、22、AND回路51で
検出し、クロックCLKの立下りでD−FF31の出力
が1になり、D−FF13、14をセットする。
信号INが1のとき、エッジ検出制御信号ENBを変化
させたときのタイミングチャートである。入力信号IN
が1のとき、エッジ検出制御信号ENBが1から0、す
なわちエッジ検出状態になると、1クロック間、D−F
F21の出力が0でD−FF22の出力が1となり、A
ND回路23の出力が1となる。その半クロック後に、
D−FF31の出力が1となってD−FF13、14を
セットする。次のクロックCLKの立上りAで、D−F
F12の出力が1となる。これによりエッジ検出状態に
切換ったときに、立上りエッジ検出とならないように、
D−FF11〜14の出力を1に変えることができる。
1、すなわちエッジ非検出状態になると、まずD−FF
11をリセットし、クロックCLKの立上りBで、D−
FF12の出力が0、D−FF21の出力が1になり、
D−FF14がリセットする。次のクロックCLKの立
上りCで、D−FF13の出力が0となる。これにより
エッジ非検出状態に切換ったときに、立下りエッジ検出
とならないようにD−FF11〜14の出力を0に変え
ることができる。
動作を示すタイミングチャートである。エッジ検出制御
信号ENBが0のとき、入力信号INが0から1に変化
すると、クロックCLKの立上りで、D−FF11〜1
4の出力が順次0から1に変化する。D−FF11〜1
3の出力が1でD−FF14の出力が0のとき、AND
回路41の出力、すなわち立上りエッジ検出信号が1と
なる。
き、入力信号INが1から0に変化してもすでにD−F
F11〜14の出力が0になっているので、D−FF1
1〜14は動作せず、AND回路42の出力、すなわち
立下りエッジ検出信号は1とならない。エッジ検出制御
信号ENBが0であれば、立上りエッジ検出と同様に、
立下りエッジ検出信号が1となる。従って、エッジ検出
制御信号ENBが1のときは、入力信号INが変化して
もD−FF11〜14が動作しないので消費電力を削減
することができる。
施形態を示す回路図である。このエッジ検出回路の構成
が、図1の回路と異なる点は、入力信号を受けるD−F
Fをn個に増やし、立下りエッジを検出するAND回路
42と、OR回路61を削減したことである。本実施形
態の動作は第1の実施形態と同様であり、受付ける入力
信号INの幅がn−1クロック以上となる。
ジのみ検出するが、立下りエッジのみ検出する場合や両
エッジを検出する場合にも適用される。
出回路は、入力信号を受ける4個以上n個の第1群のD
−FFと、エッジ検出制御信号を受ける2個の第2群の
D−FFと、前記第1群のD−FFの1段目の出力と前
記第2群のD−FFの1段目の反転出力と2段目の出力
を入力とするAND回路と、前記AND回路の出力を受
ける第3群のD−FFとを有し、前記エッジ検出制御信
号を前記第1群のD−FFの1段目のリセット端子に入
力し、前記第2群のD−FFの1段目の出力を前記第1
群のD−FFのn段目のリセット端子に入力し、前記第
3群のD−FFの出力を前記第1群のD−FFのn−1
段目のセット端子とn段目のセット端子に入力すること
により、エッジ検出制御信号を変化させても誤った検出
信号やノイズを抑え、またエッジ非検出状態でD−FF
を動作させずに消費電力を抑えることができるという効
果を有する。
号に2つ以上の機能を持たせる場合にも有効である。例
えば、割り込み信号と入力データ信号とを兼用する場
合、割り込み信号として使う時はエッジ検出状態にし、
入力データ信号として使う時はエッジ非検出状態とする
ことにより上記と同様の効果が得られる。
す回路図である。
NBを変化させたときのタイミングチャートである。
タイミングチャートである。
Nを変化させたときのタイミングチャートである。
る。
タイミングチャートである。
きのタイミングチャートである。
ロック立ち上がり同期) 31 D−フリップフロップ(クロック立ち下がり同
期) 41、42、43、51 AND回路 61 OR回路
Claims (3)
- 【請求項1】 入力信号の立上りまたは立下りを検出す
るエッジ検出回路において、4個以上のD−フリップフ
ロップをn個直列に接続し前記入力信号を1番目のD−
フリップフロップに入力した第1のD−フリップフロッ
プ群と、エッジ検出を行うか否かを指示するエッジ検出
制御信号を受けD−フリップフロップを2個直列に接続
した第2のD−フリップフロップ群と、前記第1群のD
−フリップフロップの1段目の出力と前記第2群のD−
フリップフロップの1段目の反転出力およびその2段目
の出力とを入力とするAND回路と、このAND回路の
出力を受ける第3のD−フリップフロップとを有し、前
記エッジ検出制御信号を前記第1群のD−フリップフロ
ップの1段目のリセット端子に入力し、前記第2群のD
−フリップフロップの1段目の出力を前記第1群のD−
フリップフロップのn段目のリセット端子に入力し、前
記第3のD−フリップフロップの出力を前記第1群のD
−フリップフロップのn−1段目のセット端子とn段目
のセット端子に入力することを特徴とするエッジ検出回
路。 - 【請求項2】 第1群のD−フリップフロップの1段目
からn−1段目の出力とそのn段目の反転出力とを入力
とするAND回路と、前記第1群のD−フリップフロッ
プの1段目からn−1段目の反転出力とそのn段目の出
力とを入力とするAND回路とのいずれかまたは両方を
エッジ検出信号として出力する請求項1記載のエッジ検
出回路。 - 【請求項3】 nが4である請求項1または請求項2記
載のエッジ検出回路。
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