JPS63166313A - 同期式エツジ検出回路 - Google Patents
同期式エツジ検出回路Info
- Publication number
- JPS63166313A JPS63166313A JP61309023A JP30902386A JPS63166313A JP S63166313 A JPS63166313 A JP S63166313A JP 61309023 A JP61309023 A JP 61309023A JP 30902386 A JP30902386 A JP 30902386A JP S63166313 A JPS63166313 A JP S63166313A
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- Japan
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- clock
- output
- edge detection
- signal
- noise
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- Pending
Links
- 238000003708 edge detection Methods 0.000 title claims abstract description 16
- 230000000630 rising effect Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000005070 sampling Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はロジック信号処理回路におけるエツジ検出回路
に関し、特にノイズに対する誤出力を防止する機能を備
えた同期式エツジ検出回路に関する。
に関し、特にノイズに対する誤出力を防止する機能を備
えた同期式エツジ検出回路に関する。
従来、ロジック信号のエツジ検出は、第４図に示すよう
にＣ，、Ｒ，による微分回路１１の出力をロジックゲー
トにより波形整形することにより行われており、そのエ
ツジにノイズが重畳する可能性がある場合には、前段に
Ｃｚ、Ｒｚによる積分回路１２を挿入し、ノイズを除去
していた。図中、１３はバッファゲートである。
にＣ，、Ｒ，による微分回路１１の出力をロジックゲー
トにより波形整形することにより行われており、そのエ
ツジにノイズが重畳する可能性がある場合には、前段に
Ｃｚ、Ｒｚによる積分回路１２を挿入し、ノイズを除去
していた。図中、１３はバッファゲートである。
上述した回路では、ノイズに対する誤検出を確実に防止
することができない問題があり、更にこれに加えて次の
ような問題が生じている。
することができない問題があり、更にこれに加えて次の
ような問題が生じている。
（１）Ｃ，Ｒを使用しているため、温度変動に対して位
相、パルス幅が変化する。
相、パルス幅が変化する。
（２）ロジックゲートの入力スレンシュホールドの差か
らＴＴＬ ＩＣとＣ−ＭＯＳ ＩＣでは回路のコン
パチビリティがない。
らＴＴＬ ＩＣとＣ−ＭＯＳ ＩＣでは回路のコン
パチビリティがない。
（３）周辺回路がクロック同期方式の回路の場合、上述
の回路はクロックとは非同期であるため、新たに同期回
路が必要となるとともに、パルス幅がＣ，Ｒの時定数に
より固定的なため、クロック周波数を変化させるたびに
Ｃ，Ｈの定数を再検討する必要がある等、クロック同期
方式の回路との整合性が良くない。
の回路はクロックとは非同期であるため、新たに同期回
路が必要となるとともに、パルス幅がＣ，Ｒの時定数に
より固定的なため、クロック周波数を変化させるたびに
Ｃ，Ｈの定数を再検討する必要がある等、クロック同期
方式の回路との整合性が良くない。
本発明は、上記問題を解消してノイズに対する誤出力を
防止できる同期式エツジ検出回路を提供することを目的
としている。
防止できる同期式エツジ検出回路を提供することを目的
としている。
［問題点を解決するための手段〕
本発明の同期式エツジ検出回路は、ロジック信号をクロ
ックに同期してサンプルしかつシフトする複数段のシフ
トレジスタと、その各段の出力の論理積をとる論理ゲー
トによりエツジ検出回路を構成している。
ックに同期してサンプルしかつシフトする複数段のシフ
トレジスタと、その各段の出力の論理積をとる論理ゲー
トによりエツジ検出回路を構成している。
即ち、ｎ段のシフトレジスタの１段目の出力をＱｔ、そ
の負論理出力をＱ１同様に２段目以降の出力をＱ２〜Ｑ
７．負論理出力をＱ、〜Ｑ７とし、立上りエツジ検出信
号をＸｒｌ 立下りエツジ検出信号をＸｇとする。この
とき、Ｘｒ、Ｘｆは次の論理式で表わされる。
の負論理出力をＱ１同様に２段目以降の出力をＱ２〜Ｑ
７．負論理出力をＱ、〜Ｑ７とし、立上りエツジ検出信
号をＸｒｌ 立下りエツジ検出信号をＸｇとする。この
とき、Ｘｒ、Ｘｆは次の論理式で表わされる。
Ｘ、＝Ｑ、ΔＱ２△・・・Ｑ、、−１八ＱＩ、・・・（
１）Ｘ、 ＝Ｃ：Ｌ、ΔＱ２Δ・・・Ｈ，、−、ＡＱ、
・・・（２）（△：論理積） ここで、クロック周波数をｆＨ２とすると、（ｎ−２）
／ｆ （ｓｅｃ）幅のノイズ又はｎ−２回のクロッ
クの立上りに同期して発生するスパイクノイズに対して
誤出力が防止されることになり、１ ／ ｆ （ｓｅｃ
）幅のパルス出力が得られる。
１）Ｘ、 ＝Ｃ：Ｌ、ΔＱ２Δ・・・Ｈ，、−、ＡＱ、
・・・（２）（△：論理積） ここで、クロック周波数をｆＨ２とすると、（ｎ−２）
／ｆ （ｓｅｃ）幅のノイズ又はｎ−２回のクロッ
クの立上りに同期して発生するスパイクノイズに対して
誤出力が防止されることになり、１ ／ ｆ （ｓｅｃ
）幅のパルス出力が得られる。
次に、本発明を図面を参照して説明する。
第１図はｎ＝５の場合の実施例である。
第１乃至第５の５個のＤ型フリップフロップ１〜５を直
列接続し、第１のフリップフロップｌには入力信号を入
力させ、第１乃至第４の各フリップフロップ１〜４は正
論理出力を次段の入力とするよう接続している。また、
各フリップフロップ１１５の各クロック端子にクロック
を接続してこれらが同期して動作されるようにし、これ
で５段のシフトレジスタを構成している。
列接続し、第１のフリップフロップｌには入力信号を入
力させ、第１乃至第４の各フリップフロップ１〜４は正
論理出力を次段の入力とするよう接続している。また、
各フリップフロップ１１５の各クロック端子にクロック
を接続してこれらが同期して動作されるようにし、これ
で５段のシフトレジスタを構成している。
また、第１乃至第４のフリップフロップ１〜４の正論理
出力と、最終段の第５のフリップフロップ５の負論理出
力とをＡＮＤゲート６の各入力とし、このＡＮＤゲート
６から立上りエツジ信号Ｘ１を得ている。一方、第１乃
至第４のフリップフロップ１〜４の負論理出力と第５の
フリップフロップ５の正論理出力とをＡＮＤゲート７の
入力とし、ここから立下りエツジ信号Ｘ’ｒを得ている
。
出力と、最終段の第５のフリップフロップ５の負論理出
力とをＡＮＤゲート６の各入力とし、このＡＮＤゲート
６から立上りエツジ信号Ｘ１を得ている。一方、第１乃
至第４のフリップフロップ１〜４の負論理出力と第５の
フリップフロップ５の正論理出力とをＡＮＤゲート７の
入力とし、ここから立下りエツジ信号Ｘ’ｒを得ている
。
この構成によれば、第２図に示すようにロジック入力信
号をクロックの立上りでサンプルし、順次次段のフリッ
プフロップにシフトされ、各段出力が前述の（１）式ま
たは（２）式の条件が成立したタイミングで１クロック
幅のパルスを出力する。
号をクロックの立上りでサンプルし、順次次段のフリッ
プフロップにシフトされ、各段出力が前述の（１）式ま
たは（２）式の条件が成立したタイミングで１クロック
幅のパルスを出力する。
即ち、入力信号とクロックにより第１乃至第４のフリッ
プフロップ１〜４の正論理出力Ｑ１〜Ｑ４が順次“１″
となり、第５のフリップフロップ５の正論理出力Ｑ、が
“１”となる直前、即ちその負論理出力Ｑ５が“０”と
なる直前にＡＮＤゲート６から立上りエツジ信号Ｘ、が
出力される。
プフロップ１〜４の正論理出力Ｑ１〜Ｑ４が順次“１″
となり、第５のフリップフロップ５の正論理出力Ｑ、が
“１”となる直前、即ちその負論理出力Ｑ５が“０”と
なる直前にＡＮＤゲート６から立上りエツジ信号Ｘ、が
出力される。
逆に、正論理出力Ｑ ｌ−Ｑ ａが順次“θ′となり、
正論理出力Ｑ５が“０”となる直前にＡＮＤゲート７か
ら立下りエツジ信号Ｘ、が出力される。
正論理出力Ｑ５が“０”となる直前にＡＮＤゲート７か
ら立下りエツジ信号Ｘ、が出力される。
次に、入力にノイズが重畳した場合を考えると、５段の
各論理出力の論理積をとっているため、第３図のように
３クロック間“１″としてサンプルされるようなノイズ
に対しては出力されず、４クロック以上“１”となる正
規の信号の立上りに対して初めて立上りエツジ検出信号
が出力される。
各論理出力の論理積をとっているため、第３図のように
３クロック間“１″としてサンプルされるようなノイズ
に対しては出力されず、４クロック以上“１”となる正
規の信号の立上りに対して初めて立上りエツジ検出信号
が出力される。
また、クロックの立上りでのみデータをサンプルしてい
るので、クロック間に重畳しているノイズには影響を受
けない。
るので、クロック間に重畳しているノイズには影響を受
けない。
ここで、前記実施例ではｎが５の場合について説明した
が、ｎは２以上であれば同様に本発明を適用できる。但
し、ｎが２の場合はエツジ検出機能のみとなる。
が、ｎは２以上であれば同様に本発明を適用できる。但
し、ｎが２の場合はエツジ検出機能のみとなる。
以上説明したように本発明は、データをクロックにより
サンプルし、そのデータを順次シフトレジスタによりシ
フトし、ｎ段の出力の論理積をとる構成としているので
、クロックに同期しかつノイズに対する誤出力を防止し
たエツジ検出回路が実現できる。また、次の効果が得ら
れる。
サンプルし、そのデータを順次シフトレジスタによりシ
フトし、ｎ段の出力の論理積をとる構成としているので
、クロックに同期しかつノイズに対する誤出力を防止し
たエツジ検出回路が実現できる。また、次の効果が得ら
れる。
（１）クロック同期式なので他のクロック同期式周辺回
路との整合性も良く、温度変動に対する安定性もよい。
路との整合性も良く、温度変動に対する安定性もよい。
（２）ＴＴＬ ＩＣとＣ−ＭＯＳ ＩＣとに回路的
にコンパチビリティがあり、双方への移植が可能である
。
にコンパチビリティがあり、双方への移植が可能である
。
（３）ｎを大きく設定することにより、耐ノイズ性を増
すことが可能となる。
すことが可能となる。
（４）クロックの立上りエツジ間のノイズは完全に除去
できる。
できる。
第１図は本発明の実施例のブロック図、第２図は動作を
説明するための信号タイムチャート、第３図はノイズが
存在する場合の動作を説明するための信号タイムチャー
１・、第４図は従来の回路図である。 １〜５・・・Ｄ型フリップフロップ、６．７・・・ＡＮ
Ｄゲート、１１・・・微分回路、１２・・・積分回路、
１３・・・パンファゲート、Ｘｒ・・・立上りエツジ信
号、Ｘ。 ・・・立下りエツジ信号。 第３図 ｘ、。 第４図
説明するための信号タイムチャート、第３図はノイズが
存在する場合の動作を説明するための信号タイムチャー
１・、第４図は従来の回路図である。 １〜５・・・Ｄ型フリップフロップ、６．７・・・ＡＮ
Ｄゲート、１１・・・微分回路、１２・・・積分回路、
１３・・・パンファゲート、Ｘｒ・・・立上りエツジ信
号、Ｘ。 ・・・立下りエツジ信号。 第３図 ｘ、。 第４図
Claims (1)
- （１）ロジック信号の立上り及び立下りのエッジを検出
する回路において、クロックに同期して動作され、各段
の出力をサンプルしかつシフトする複数段に構成したシ
フトレジスタと、前記各段の出力を夫々入力としてその
論理積をとる論理ゲートとを備え、前記論理ゲートから
エッジ検出信号を出力できる構成としたことを特徴とす
る同期式エッジ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309023A JPS63166313A (ja) | 1986-12-27 | 1986-12-27 | 同期式エツジ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309023A JPS63166313A (ja) | 1986-12-27 | 1986-12-27 | 同期式エツジ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63166313A true JPS63166313A (ja) | 1988-07-09 |
Family
ID=17987946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61309023A Pending JPS63166313A (ja) | 1986-12-27 | 1986-12-27 | 同期式エツジ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63166313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444797B1 (ko) * | 1997-09-09 | 2004-10-14 | 삼성전자주식회사 | 액정 표시 장치의 포지티브/네가티브 동기 신호 검출 회로 |
-
1986
- 1986-12-27 JP JP61309023A patent/JPS63166313A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444797B1 (ko) * | 1997-09-09 | 2004-10-14 | 삼성전자주식회사 | 액정 표시 장치의 포지티브/네가티브 동기 신호 검출 회로 |
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