JPH0799805B2 - リセット機能付きラッチ回路 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 ディジタル回路における信号のメモリとして使用される
ラッチ回路に関し、 ハードウェア構成が簡略化され、消費電力の少ないリセ
ット機能付きラッチ回路を提供することを目的とし、 リセット端子にクリア信号を加えることにより出力のリ
セットを行うＳ−Ｒ型フリップフロップ回路と、Ｓ−Ｒ
型フリップフロップ回路の出力に接続されるＤ型フリッ
プフロップ回路とを有するラッチ回路において、クリア
信号を入力して立ち上がり部を検出して出力する立ち上
がり検出部を設け、立ち上がり検出部の出力を書き込み
クロックとしてＤ型フリップフロップ回路に入力するこ
とにより、Ｄ型フリップフロップ回路の出力をリセット
するように構成する。

〔産業上の利用分野〕

本発明は、ディジタル回路における信号のメモリとして
使用されるラッチ回路の改良に関するものである。

ラッチ回路（一時記憶回路）は電源投入時にその出力の
理論（“1"又は“0"）が確定しないため、必ずリセット
回路（初期化回路）を設ける必要がある。この場合、ハ
ードウェア構成が簡略化され、消費電力の少ないラッチ
回路が要望されている。

〔従来の技術〕

第６図は従来例のラッチ回路の構成図である。

第７図は従来例のラッチ回路の動作を説明するタイムチ
ャートである。

第６図において、初段のフリップフロップ回路（以下FF
と称する）１のリセット端子（Ｒ）に第７図に示すよ
うなクリア信号（“0"）を加え、FF1のＱ出力をリセッ
ト（初期化）する。その後、FF1のセット端子（Ｓ）に
第７図に示すような入力信号パルスを加える。すると
セット端子（Ｓ）に信号パルスを加えると同時に、FF1
のＱ端子から第７図に示すように“1"の信号を出力す
る。一方、FF1のＤ入力端子を接地しているため、FF1の
Ｃ端子に加えた次のクロックパルスの立ち上がり部のタ
イミングにより、FF1のＱ端子出力は“0"となる。

上記FF1のＱ端子出力をFF2のＤ端子に加える。FF2のＱ
出力は第７図に示すように、FF1と同じタイミングで
リセット（初期化）されている。すると上記FF2のＤ端
子入力“1"が、第７図、に示すように次のクロック
パルスの立ち上がり部のタイミングにより、Ｑ端子から
出力されその次のクロックパルスの立ち上がり部まで保
持される。

このようにして入力信号データのラッチが行われる。

尚、２段目にリセット入力端子（Ｒ）無しのＤ型のFFを
用いた場合、初回の書き込みデータは不確定となり廃棄
しなければならない。

〔発明が解決しようとする課題〕

しかしながら上述の回路構成においては、２段とも
（Ｓ）、（Ｒ）端子付きのFFを使用する必要が生じ、ハ
ードウェア構成が大規模になり消費電力も増加するとい
う問題があった。

したがって本発明の目的は、ハードウェア構成が簡略化
され、消費電力の少ないリセット機能付きラッチ回路を
提供することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路の構成によって解決され
る。

即ち第１図において、リセット端子Ｒにクリア信号を加
えることにより出力のリセットを行うＳ−Ｒ型フリップ
フロップ回路100と、Ｓ−Ｒ型フリップフロップ回路100
の出力に接続されるＤ型フリップフロップ回路300とを
有するラッチ回路において、 400はクリア信号を入力して立ち上がり部を検出して出
力する立ち上がり検出部である。

そして、立ち上がり検出部400の出力を書き込みクロッ
クとしてＤ型フリップフロップ回路300に入力すること
により、Ｄ型フリップフロップ回路300の出力をリセッ
トするように構成する。

〔作 用〕

第１図において、クリア信号をＳ−Ｒ型フリップフロッ
プ回路100に入力するとともに立ち上がり検出部400に入
力して、立ち上がり検出部400においてクリア信号の立
ち上がり部を検出して、検出パルスを出力する。

一方、Ｓ−Ｒ型フリップフロップ回路100の出力は、上
記クリア信号入力によりセットされている。このＳ−Ｒ
型フリップフロップ回路100のリセットされた出力が、
Ｄ型フリップフロップ100に入力される。そして、前記
立ち上がり検出部400の出力の検出パルスをＤ型フリッ
プフロップ300の書き込みクロックとすることにより、
Ｄ型フリップフロップ回路300の出力はリセットされ
る。

〔実施例〕

第２図は本発明の実施例のラッチ回路の構成を示すブロ
ック図である。

第３図は実施例の動作を説明するタイムチャートであ
る。

第４図は実施例の立ち上がり検出回路の構成図の一例で
ある。

第５図は第４図に示す回路の動作を説明するタイムチャ
ートである。

全図を通じて同一符号は同一対象物を示す。

第２図において、初段FF1のリセット端子（Ｒ）に加え
られるクリア信号により、電源投入時FF1のＱ端子出力
はリセットされる（第３図、参照）。次に上記クリ
ア信号を例えば第４図に示すような構成の立ち上がり検
出回路４にも加え、クリア信号の立ち上がり部の検出に
より書き込みクロックを作成し、第５図あるいは第３図
に示すような書き込みパルスを出力する。尚、第４図
に示す遅延回路６は、例えばインバータを偶数個直列に
接続することにより作ることができる。

このパルス論理和回路（以下RO回路と称する）５に加
え、OR回路５においてクロックパルスとの論理和を求め
る。そして、初段のFF1のリセットされたＱ出力を２段
目のFF3のＤ端子に入力しているが、OR回路５の出力
（今の場合、立ち上がり検出回路４の出力パルス、第３
図参照）をFF3のＣ端子に加えることにより、第３図
に示すようにFF3のＱ出力がリセット（初期化）され
る。このタイミングはクリアパルスが解除されるのとほ
ぼ同時であり、通常のラッチ動作に影響することはな
い。

このようにして２段目のFFにリセット入力端子を必要と
しない回路構成により、電源投入時のリセットを行うこ
とができる。

尚、第３図、、、及びに示すように、初段の
FF1のセット端子（Ｓ）に入力信号データを加えた時の
２段目のFF3のＱ端子出力の動作については、従来例で
説明したのと同じため説明を省略する。

又、２個以上の多数のラッチ回路が必要な時には、第２
図に示した回路を並列に使用することにより実現するこ
とができる。

〔発明の効果〕

以上説明したように本発明によれば、２段目のFFにリセ
ット入力端子を必要としないラッチ回路を構成でき、特
に多数のラッチ回路が必要な時にハードウェア構成が簡
略化され、消費電力の少ないラッチ回路を提供すること
ができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例のラッチ回路の構成を示すブロ
ック図、 第３図は実施例の動作を説明するタイムチャート、 第４図は実施例の立ち上がり検出回路の構成図の一例、 第５図は第４図に示す回路の動作を説明するタイムチャ
ート、 第６図は従来例のラッチ回路の構成図、 第７図は従来例のラッチ回路の動作を説明するタイムチ
ャートである。 図において 400は立ち上がり検出部 を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】リセット端子（Ｒ）にクリア信号を加える
   ことにより出力のリセットを行うＳ−Ｒ型フリップフロ
   ップ回路（100）と、該Ｓ−Ｒ型フリップフロップ回路
   （100）の出力に接続されるＤ型フリップフロップ回路
   （300）とを有するラッチ回路において、 該クリア信号を入力して立ち上がり部を検出して出力す
   る立ち上がり検出部（400）を設け、 該立ち上がり検出部（400）の出力を書き込みクロック
   として該Ｄ型フリップフロップ回路（300）に入力する
   ことにより、該Ｄ型フリップフロップ回路（300）の出
   力をリセットするようにしたことを特徴とするリセット
   機能付きラッチ回路。