KR950002087B1 - 피포(fifo)기능을 수행하는 레지스터 회로 - Google Patents

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Abstract

내용없음.

Description

피포(FIFO)기능을 수행하는 레지스터 회로
제1도는 본 발명을 설명하기 위한 개략적인 구조도.
제2도는 본 발명에 따른 피포 기능을 수행하는 레지스터 회로도.
제3도는 제2도의 각 레지스터부의 일실시예를 나타내는 상세회로도.
제4도는 제2도의 조합합부의 일실시예를 나타낸 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
1 내지 5 : 피포 레지스터 6 : 조합회로부
본 발명은 피포(FIFO) 기능을 수행하는 레지스터 회로에 관한 것이다.
일반적인 종래의 피포 레지스터는 메모리 기본 피포로서, 외부에서 쓰기 포인터(write pointer)와 읽기 포인터(read pointer)를 갖는 2개의 링 카운터(Ring Counter)를 사용하여 데이타의 입출력을 제어하며, 메모리의 특성상 대량의 데이타를 처리시 많이 사용한다.
그러나, 종래에는 비동기 방식을 사용하거나 크기(SIZE)가 정해져 나오는 규격화된 제품, 혹은 SRAM등 큰 메모리를 사용하여 피포에 이용하였으므로 원하는 만큼의 소규모로 이용하는 것이 불가능하다.
따라서, 본 발명은 다수의 1비트 레지스터를 사용하여 원하는 비트수로 원하는 크기만큼 피포기능을 수행하는 피포 레지스터 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 외부로 부터 피포 어드레스 신호 및 로드신호를 인가받아 선택적으로 로드신호를 출력하는 조합회로수단; 홀드/시프트 토글신호와, 클럭 동기신호 및 데이타를 입력받고, 상기 조합회로수단에 의해 선택되어 쉬프트 데이타를 출력하는 제1레지스터수단; 상기 제1레지스터수단과 동일한 구조로 동일한 신호를 받도록 구성되되, 시프트 데이타 단자로 바로 이전단의 레지스터의 쉬프트 데이타를 인가받아 출력하도록 구성되어 있는 다수의 제2레지스터 수단; 상기 다수의 제2레지스터수단의 최종단 레지스터수단의 쉬프트 데이타를 인가받아 읽기 데이타를 출력하는 제3레지스터수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명을 설명하기 위한 개략적 설명도이다.
도면에서 1은 피포 레지스터를 나타낸다.
도면에 도시한 바와 같이, 피포는 포인터 개념을 사용하여 설계하는 데, 본 회로에서의 포인터는 실질적으로 피포의 어드레스를 의미하게 된다.
본 발명은 단순 쉬프트 레지스터 기본의 피포로서, 외부에서 1개 업/다운 카운터를 사용하며(즉, 쓰기 포인터는 이동가능, 읽기 포인터는 고정되어 있음), 이 카운터에서 생성된 피포 어드레스가 데이타의 입출력을 수행할시 증/감하도록 하여 피포기능이 가능하도록 설계한 회로이다.
상기 포인터 개념을 도입한 본 발명은 제어핀이 있는 1-비트 레지스터를 기본적으로 설계한 후, 원하는 비트 폭(width) 과 깊이(depth) 를 결정하여 피포 레지스터를 구현하게 된다.
상기의 설명을 보충하면, 초기상태에서 피포의 쓰기 및 읽기 포인터는 모두 제로번지를 지시하고 있으며 이는 시스템의 리셋(RESET)시와 같다.
초기상태에서, 데이타를 피포에 저장하기 위해서 쓰기를 하면 데이타는 피포에 저장되고 외부의 제어에 의해 포인터는 1만큼 증가하게 되며 포인터는 1번지를 지시한다. 1번지 지시 상태에서 다시 쓰기를 수행하면 데이타는 1번지에 저장되며 포인터는 다시 1만큼 증가하게 된다.
다음에, 읽기(READ)를 수행할 경우, 읽기는 항상 제로번지에서 수행되어지게 되어있으므로 이를 만족하기 의하여 시프트(SHIFT)기능이 필요하게 된다. 다시 설명하면, 피포에서 읽기를 수행하면 제로 번지의 데이타의 읽혀지며 각 피포의 번지에 저장되어 있던 데이타는 3번지→2번지, 2번지→1번지, 1번지→0번지, 0번지→읽기 데이타와 같이 이동되어 진다.
상기와 같은 기능을 반복해서 수행하도록 설계한 회로를 설명하며 히로에 인가되는 외부의 제어 신호는 아래 표로서 나타낸다.
홀드 기능을 수행할 때에는 상기 표에서 같이 홀드/시프트 토글신호는 '하이(1)', 로드는 '로우(0)'이면 되는데 이러한 기능이 필요한 이유는 시프트 레지스터가 클럭에 동기되는 동기 피포이기 때문에 반드시 필요하게 된다.
제2도는 본 발명의 실시도이다.
도면에서 2내지 5는 피포 레지스터, 6은 조합회로부를 각각 나타낸다.
조합회로부(6)는 외부의 신호인 피포어드레스 신호 및 로드신호를 인가받아, 각각의 레지스터를 선택적으로 인에이블 시키는 로드신호를 생성한다.
피포레지스터(2, 3, 4, 5)는 상기 조합회로부(6)로 부터의 출력신호를 로드신호 입력단으로 인가받고, 홀드/시프트 토글신호를 홀드/시프트 토글신호 입력단으로 입력받으며, 클럭단으로는 클럭신호를 인가받아 동기되고, 데이타 단자에는 데이타 버스가 연결되어 있다.
그리고, 최초 레지스터(5)의 시프트 데이타 단자(S-d)가 어스되어 있으며, 그밖의 레지스터(4, 3, 2)의 시프트 데이타 단자(S-d)는 바로 이전레지스트의 출력을 입력받는다.
그리고, 최종 출력 레지스터(2)는 읽기 데이타를 출력한다.
상기와 같은 구성을 갖는 피포레지스터의 동작을 구체적으로 설명하면, 외부 제어 신호인 로드 신호가 하이로 액티브되면 홀드/시프트 토글신호에 관계없이 피포 레지스터에 데이타를 쓴다. 이때 쓰기데이타는 조합 회로부(6)에서 어드레스 신호와 로드에 의해 선택되어지는 4개의 레지스터(2 내지 5) 가운데 하나의 래지스터에만 데이타를 쓰기한다. 즉, 어드레스가 제로 번호를 가리키고 있으면 데이타를 출력 레지스터(2)에 쓰여지고 외부제어신호에 의해 어드레스는 1이 증가하여 레지스터(3)를 가리키는 방식의 퍼포 쓰기 루틴이 반복 수행한다.
그리고, 예를 들어 어드레스가 2번지(도면의 레지스터 4)를 가리키고 있을때 피포에서 데이타를 읽으면 레지스터(2)의 데이타가 읽어지며, 각 레지스터(2 내지 5)의 값은 레지스터(5)에서 레지스터(4), 레지스터(4)에서 레지스터(3), 레지스터(3)에서 레지스터(2), 레지스터(2)에서 데이타 읽기로 시프트되며, 어드레스는 1만큼 감소되어 1번지(도면의 레지스터 3)을 가리키고 있도록 하는 2번째 루틴이 반복수행된다.
여기서, 제어 신호인 홀드/시프트 토글신호와 로드신호 및 피포어드레스신호는 외부제어로직(도시하지 않음)에서 생성되어져 피포쓰기 루틴과 일기 루틴에 제공하게 된다.
제3도는 제2도의 각 1-bit 레지스터 실시예를 나타내는 상세도로서, 도면에서 31 내지 34는 인버터, 35 내지 38은 NAND게이트, 39는 D-프립플롭을 각각 나타낸다.
도면에서, 로드신호가 하이이면 다른 제어신호에 상관없이 클럭이 액티브(active)될때, 데이타를 D-프립플롭(39)에 저장(load)하게 되고, 로드신호와 홀드/시프트 토글신호가 모두 로우이면 D-프립플롭(39)에 로드된 데이타를 리드하게 되고, 상기 제2도의 각 레지스터 블럭의 데이타들이 자동으로 쉬프트되게 된다.
여기서 로드신호와 홀드/시프트 토글신호는 1 클럭 동안만 각각 하이와 로우로 액티브되어야 한다.
제4도는 제2도의 조합회로부 블럭의 일실시예를 나타내는 상세 회로도로서, 4비트 피포 어드레스 신호 및 로드 신호를 각각 입력받는 4개의 AND게이트(41 내지 44) 조합을 나타낸다.
도면에 도시된 바와같이 조합회로부는 외부의 신호인 피포어드레스 신호를 인가받아 각각의 레지스터를 선택적으로 인에이블 시키는 신호를 생성시킨다. 4 비트 어드레스인 경우는 2비트 업/다운 카운터로 부터 생성되어 디코딩된 어드레스이다.
이상, 상기 설명과 같이 이루어지는 본 발명은 동기클럭 사용과 하드웨어적으로 포인터 개념을 도입하여 피포 레지스터를 구성한 것으로, 1비트레지스터의 갯수를 상기와 같은 방법으로 필요한 만큼의 갯수를 연결하여 구현하면, 원하는 크기만큼의 피포를 쉽게 구성할 수 있고 안정된 피포 회로를 설계하는 효과가 있다.

Claims (1)

  1. 외부로 브터 피포 어드레스 신호 및 로드신호를 인가받아 선택적으로 로드신호를 출력하는 조합회로수단(6); 홀드/시프트 토글신호와, 클럭 동기신호 및 데이타를 입력받고, 상기 조합회로수단(6)에 의해 선택되어 쉬프트 데이타를 출력하는 제1레지스터수단(5); 상기 제1레지스터수단(5)과 동일한 구조로 신호를 받도록 구성되되, 시프트 데이타 단자로 바로 이전단의 레지스터의 쉬프트 데이타를 인가받아 출력하도록 구성되어 있는 다수의 제2레지스터 수단(4, 3); 상기 다수의 제2레지스터수단(4, 3)의 최종단 레지스터수단(3)의 쉬프트 데이타를 인가받아 읽기 데이타를 출력하는 제3레지스터수단(2)을 구비하는 것을 특징으로 하는 피포(FIFO)기능을 수행하는 레지스터 회로.
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