KR100266647B1 - 선입선출메모리의 입출력데이터 제어회로 - Google Patents

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KR100266647B1 KR1019970072513A KR19970072513A KR100266647B1 KR 100266647 B1 KR100266647 B1 KR 100266647B1 KR 1019970072513 A KR1019970072513 A KR 1019970072513A KR 19970072513 A KR19970072513 A KR 19970072513A KR 100266647 B1 KR100266647 B1 KR 100266647B1
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Abstract

본 발명은 선입선출메모리의 입출력데이터 제어회로에 관한 것으로, 종래에는 선입선출메모리의 데이터를 다 읽은 후에 읽기제어신호가 발생되면 읽기위치신호가 초기값으로 설정되어 이미 출력된 데이터가 다시 출력되고, 선입선출메모리가 완전히 찬 상태에서 쓰기제어신호가 발생되면 쓰기위치신호가 증가하면서 선입선출메모리에 데이터를 덮어쓰므로, 미처 읽어가지 못한 데이터가 손실되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 쓰기위치 제어부가 클리어신호를 제1인버터를 통해 클리어단자에 각기 입력받고, 쓰기제어신호를 제2인버터를 통해 클럭단에 각기 입력받아 각 출력단을 통해 쓰기위치신호를 출력하는 제1,제2 디-플립플롭과; 선입선출메모리의 풀신호를 일측에 입력받고, 타측에 상기 제1 디-플립플롭 반전출력단의 출력을 입력받아 배타적오아조합하여 그 제1 디-플립플롭의 입력단으로 출력하는 제1배타적오아게이트와; 상기 제1 디-플립플롭 반전출력단과 제2 디-플립플롭 출력단의 출력을 입력받아 앤드조합하는 제1앤드게이트와; 상기 선입선출메모리의 풀신호와 제2 디-플립플롭 출력단의 출력을 입력받아 앤드조합하는 제2앤드게이트와; 제3인버터를 통한 상기 선입선출메모리의 풀신호와 제1 디-플립플롭 출력단과 제2 디-플립플롭 반전출력단의 출력을 입력받아 앤드조합하는 제3앤드게이트와; 상기 제1,제2,제3앤드게이트의 출력을 입력받아 오아조합하여 제2 디-플립플롭의 입력단으로 출력하는 제1오아게이트로 구성되고, 읽기위치 제어부가 상기 쓰기위치 제어부에 있어서, 제1배타적오아게이트의 일측에 선입선출메모리의 엠프티신호를 입력함과 아울러 제2인버터의 입력단에 읽기제어신호를 입력하여 제1,제2 디-플립플롭의 출력단으로부터 읽기위치신호를 출력하도록 구성되는 선입선출메모리의 입출력데이터 제어회로를 통해 선입선출메모리의 버퍼에 데이터가 모두 읽혀져쓸때는 제자리읽기를 가능하게 하고, 버퍼에 데이터가 모두 저장되었을때는 제자리쓰기를 가능하게 하여 데이터의 오류 및 손실을 방지할 수 있는 효과가 있다.

Description

선입선출메모리의 입출력데이터 제어회로
본 발명은 선입선출(first-in-first-out : FIFO)메모리의 입출력데이터 제어회로에 관한 것으로, 특히 선입선출메모리에 데이터를 입력하는 읽기위치와 선입선출메모리의 데이터를 출력하는 쓰기위치의 제어를 통해 데이터 전송효율을 향상시키기에 적당하도록 한 선입선출메모리의 입출력데이터 제어회로에 관한 것이다.
종래 선입선출메모리의 입출력데이터 제어회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 일반적인 선입선출메모리를 보인 블록구성도로서, 이에 도시한 바와같이 클리어신호(CLR)에 의해 구동되어 쓰기제어신호(WC)와 읽기제어신호(RC)를 입력받아 쓰기위치와 읽기위치를 결정하여 쓰기위치신호(WPOS)와 읽기위치신호(RPOS)를 출력함과 아울러 선입선출메모리의 데이터가 모두 읽혀졌거나 또는 데이터가 모두 쓰여진 경우 엠프티신호(EMPTY) 또는 풀신호(FULL)를 출력하는 쓰기/읽기위치 제어부(1)와; 그 쓰기/읽기위치 제어부(1)의 출력인 쓰기위치신호(WPOS)에 따라 엔-비트(n)의 쓰기데이터(WDATA)를 다수의 버퍼(BUF0∼BUFm)에 순차적으로 저장하는 쓰기 버퍼선택부(2)와; 상기 쓰기/읽기위치 제어부(1)의 출력인 읽기위치신호(RPOS)에 따라 다수의 버퍼(BUF0∼BUFm)에 순차적으로 저장된 데이터를 엔-비트(n)의 읽기데이터(RDATA)로 출력하는 읽기 버퍼선택부(3)로 구성된다.
이와같은 선입선출메모리의 동작은 쓰기/읽기위치 제어부(1)가 클리어신호(CLR)에 의해 초기상태로 셋팅된 후, 쓰기제어신호(WC) 또는 읽기제어신호(RC)가 각기 입력될때마다 쓰기위치신호(WPOS) 또는 읽기위치신호(RPOS)의 비트를 증가시키고, 그 증가값이 선입선출메모리의 깊이(depth)와 같을 경우 다시 초기상태로 돌아간다. 따라서, 쓰기위치신호(WPOS)를 입력받는 쓰기 버퍼선택부(2)는 입력되는 엔-비트(n)의 쓰기데이터(WDATA)를 순차적으로 다수의 버퍼(BUF0∼BUFm)에 저장하고, 읽기위치신호(RPOS)를 입력받는 읽기 버퍼선택부(3)는 다수의 버퍼(BUF0∼BUFm)에 저장된 데이터를 순차적으로 엔-비트(n)의 읽기데이터(RDATA)로 출력한다.
그리고, 도2는 4-깊이(depth) 선입선출메모리에서 쓰기위치 제어부의 일 실시회로도로서, 이에 도시한 바와같이 클리어신호(CLR)를 인버터(INV1)를 통해 클리어단자(CDN)에 입력받고, 쓰기제어신호(WC)를 인버터(INV2)를 통해 클럭단(CP)에 입력받아 구동되어 반전출력단(
Figure 1019970072513_B1_M0001
1)의 출력을 입력단(D1)에 궤환받아 출력단(Q1)을 통해 쓰기위치신호(WPOS)의 1비트([0])를 출력하는 디-플립플롭(D-FF1)과; 클리어신호(CLR)를 인버터(INV1)를 통해 클리어단자(CDN)에 입력받고, 쓰기제어신호(WC)를 인버터(INV2)를 통해 클럭단(CP)에 입력받아 구동되어 일측에 디-플립플롭(D-FF1) 출력단(Q1)의 출력을 입력받는 배타적오아게이트(XOR1)의 출력을 입력단(D2)에 입력받아 출력단(Q2)을 통해 쓰기위치신호(WPOS)의 1비트([1])를 출력함과 아울러 그 출력을 상기 배타적오아게이트(XOR1)의 타측에 궤환하는 디-플립플롭(D-FF2)으로 구성된다. 이하, 상기한 바와같은 종래 쓰기위치 제어부의 동작을 설명한다.
클리어신호(CLR)가 인버터(INV1)를 통해 반전되어 디-플립플롭(D-FF1),(D-FF2)의 클리어단자(CDN)에 각기 입력되면, 그 디-플립플롭(D-FF1),(D-FF2) 출력단(Q1,Q2)의 출력인 쓰기위치신호(WPOS)는 초기상태인 [0],[0]으로 셋팅되며, 이때 디-플립플롭(D-FF1) 반전출력단(
Figure 1019970072513_B1_M0001
1)의 출력[0]이 그 디-플립플롭(D-FF1)의 입력단(D1)에 입력되고, 배타적오아게이트(XOR1)가 디-플립플롭(D-FF1),(D-FF2)의 출력단(Q1,Q2) 출력을 일측과 타측에 인가받아 배타적오아조합하여 그 출력([0])을 디-플립플롭(D-FF2)의 입력단(D2)에 인가한다. 이와같은 상태에서 쓰기제어신호(WC)가 인버터(INV2)를 통해 디-플립플롭(D-FF1),(D-FF2)의 클럭단(CLK)에 각기 입력되면, 이때 각 디-플립플롭(D-FF1),(D-FF2) 출력단(Q1,Q2)은 입력단(D1,D2)에 인가되는 [1],[0]을 출력하므로, 쓰기위치신호(WPOS)는 [1],[0]이 된다.
이와같이 쓰기제어신호(WC)가 '0'에서 '1'로 천이할때마다 출력은 이전상태에서 1-비트씩 증가하게 되며, 쓰기위치신호(WPOS)의 비트가 선입선출메모리의 깊이(depth)와 같은 경우에 초기상태로 돌아간다. 이와같은 출력상태를 아래의 표 1에 도시하였다.
현재상태 다음상태
Q2 Q1 Q2 Q1
0 0 0 1
0 1 1 0
1 0 1 1
1 1 0 0
한편, 읽기위치 제어부는 상기 쓰기위치 제어부와 동일하게 구성되며, 단 읽기제어신호(RC)가 인버터(INV2)를 통해 입력되고, 디-플립플롭(D-FF1),(D-FF2)의 출력단(Q1,Q2)으로부터 순차적인 읽기위치신호(RPOS)가 출력된다.
그러나, 상기한 바와같은 종래 선입선출메모리의 입출력데이터 제어회로는 선입선출메모리의 데이터를 다 읽은 후에 읽기제어신호가 발생되면 읽기위치신호가 초기값으로 설정되어 이미 출력된 데이터가 다시 출력되고, 선입선출메모리가 완전히 찬 상태에서 쓰기제어신호가 발생되면 쓰기위치신호가 증가하면서 선입선출메모리에 데이터를 덮어쓰므로, 미처 읽어가지 못한 데이터가 손실되는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 읽기위치신호와 쓰기위치신호의 증가에 따른 오류 및 데이터손실을 방지할 수 있는 선입선출메모리의 입출력데이터 제어회로를 제공하는데 있다.
도1은 종래 일반적인 선입선출메모리를 보인 블록구성도.
도2는 4-깊이 선입선출메모리에서 쓰기위치 제어부의 일 실시회로도.
도3은 본 발명의 일 실시예에 따른 쓰기위치 제어부를 보인 회로도.
도4는 도3에 있어서, 풀신호를 보다 안정적으로 인가하기 위한 완충부를 보인 회로구성도.
도5는 도3에 있어서, 쓰기위치신호를 선택출력하는 감산선택부를 보인 회로구성도.
***도면의 주요 부분에 대한 부호의 설명***
CLR:클리어신호 WC:쓰기제어신호
FULL:풀신호 INV11∼INV13:인버터
XOR11:배타적오아게이트 D-FF11,D-FF12:디-플립플롭
AND11∼AND13:앤드게이트 OR11:오아게이트
WPOS:쓰기위치신호
상기한 바와같은 본 발명의 목적은 쓰기위치 제어부를 클리어신호를 제1인버터를 통해 클리어단자에 각기 입력받고, 쓰기제어신호를 제2인버터를 통해 클럭단에 각기 입력받아 각 출력단을 통해 쓰기위치신호를 출력하는 제1,제2 디-플립플롭과; 선입선출메모리의 풀신호를 일측에 입력받고, 타측에 상기 제1 디-플립플롭 반전출력단의 출력을 입력받아 배타적오아조합하여 그 제1 디-플립플롭의 입력단으로 출력하는 제1배타적오아게이트와; 상기 제1 디-플립플롭 반전출력단과 제2 디-플립플롭 출력단의 출력을 입력받아 앤드조합하는 제1앤드게이트와; 상기 선입선출메모리의 풀신호와 제2 디-플립플롭 출력단의 출력을 입력받아 앤드조합하는 제2앤드게이트와; 제3인버터를 통한 상기 선입선출메모리의 풀신호와 제1 디-플립플롭 출력단과 제2 디-플립플롭 반전출력단의 출력을 입력받아 앤드조합하는 제3앤드게이트와; 상기 제1,제2,제3앤드게이트의 출력을 입력받아 오아조합하여 제2 디-플립플롭의 입력단으로 출력하는 제1오아게이트로 구성하고, 읽기위치 제어부를 상기 쓰기위치 제어부에 있어서, 제1배타적오아게이트의 일측에 선입선출메모리의 엠프티신호를 입력함과 아울러 제2인버터의 입력단에 읽기제어신호를 입력하여 제1,제2 디-플립플롭의 출력단으로부터 읽기위치신호를 출력하도록 구성함으로써 달성되는 것으로, 본 발명에 의한 선입선출메모리의 입출력데이터 제어회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명의 일 실시예에 따른 쓰기위치 제어부를 보인 회로도로서, 이에 도시한 바와같이 클리어신호(CLR)를 인버터(INV11)를 통해 클리어단자(CDN)에 각기 입력받고, 쓰기제어신호(WC)를 인버터(INV12)를 통해 클럭단(CP)에 각기 입력받아 출력단(Q11,Q12)을 통해 쓰기위치신호(WPOS)를 출력하는 디-플립플롭(D-FF11,D-FF12)과; 선입선출메모리의 풀신호(FULL)와 디-플립플롭(D-FF11) 반전출력단(
Figure 1019970072513_B1_M0001
11)의 출력을 배타적오아조합하여 그 디-플립플롭(D-FF11)의 입력단(D11)에 입력시키는 배타적오아게이트(XOR11)와; 그 디-플립플롭(D-FF11) 반전출력단(
Figure 1019970072513_B1_M0001
11)의 출력과 디-플립플롭(D-FF12) 출력단(Q12)의 출력을 앤드조합하는 앤드게이트(AND11)와; 상기 선입선출메모리의 풀신호(FULL)와 디-플립플롭(D-FF12) 출력단(Q12)의 출력을 앤드조합하는 앤드게이트(AND12)와; 인버터(INV13)를 통한 풀신호(FULL)와 디-플립플롭(D-FF11) 출력단(Q11) 및 디-플립플롭(D-FF12) 반전출력단(
Figure 1019970072513_B1_M0001
12)의 출력을 입력받아 앤드조합하는 앤드게이트(AND13)와; 그 앤드게이트(AND11∼AND13)의 출력을 오아조합하여 디-플립플롭(D-FF12)의 입력단(D12)에 입력시키는 오아게이트(OR11)로 구성된다. 이하, 상기한 바와같은 본 발명의 일 실시예에 따른 쓰기위치 제어부의 동작을 설명한다.
먼저, 선입선출메모리에 쓰여질 공간이 남아있는 경우는 풀신호(FULL)가 '0'으로 배타적오아게이트(XOR11)의 일측에 입력되고, 클리어신호(CLR)가 인버터(INV11)를 통해 반전되어 디-플립플롭(D-FF11),(D-FF12)의 클리어단자(CDN)에 각기 입력되면, 그 디-플립플롭(D-FF11),(D-FF12) 각 출력단(Q11,Q12)의 출력인 쓰기위치신호(WPOS)는 초기상태인 [0],[0]으로 셋팅되며, 이때 디-플립플롭(D-FF11) 반전출력단(
Figure 1019970072513_B1_M0001
11)의 출력[1]이 배타적오아게이트(XOR11)의 타측에 입력되므로, 그 디-플립플롭(D-FF11)의 입력단(D11)에는 배타적오아게이트(XOR11)의 출력인 '1'이 입력되고, 디-플립플롭(D-FF12)의 입력단(D11)에는 앤드게이트(AND11∼AND13) 및 오아게이트(OR11)를 통해 논리조합된 '0'이 입력된다. 이러한 상태에서 쓰기제어신호(WR)가 인버터(INV2)를 통해 펄스의 형태로 디-플립플롭(D-FF11)의 클럭단(CP)에 입력되면, 쓰기위치신호(WR)는 다음상태인 [1],[0]이 출력된다.
이와같이 풀신호(FULL)가 '0'이 입력되는 경우에는 쓰기제어신호(WC)가 '0'에서 '1'로 천이할때마다 출력은 이전상태에서 1-비트씩 증가하게 되며, 쓰기위치신호(WPOS)의 비트가 선입선출메모리의 깊이와 같은 경우에 초기상태로 돌아간다.
한편, 선입선출메모리에 데이터가 모두 입력된 경우는 풀신호(FULL)가 '1'로 배타적오아게이트(XOR11)의 일측에 입력되고, 초기상태로 돌아가기 위해 클리어신호(CLR)가 인버터(INV11)를 통해 반전되어 디-플립플롭(D-FF11),(D-FF12)의 클리어단자(CDN)에 각기 입력되면, 그 디-플립플롭(D-FF11),(D-FF12) 각 출력단(Q11,Q12)의 출력인 쓰기위치신호(WPOS)는 [0],[0]으로 셋팅되며, 이때 디-플립플롭(D-FF11) 반전출력단(
Figure 1019970072513_B1_M0001
11)의 출력[1]이 배타적오아게이트(XOR11)의 타측에 입력되므로, 그 디-플립플롭(D-FF11)의 입력단(D11)에는 배타적오아게이트(XOR11)의 출력인 '0'이 입력되고, 디-플립플롭(D-FF12)의 입력단(D11)에는 앤드게이트(AND11∼AND13) 및 오아게이트(OR11)를 통해 논리조합된 '0'이 입력된다. 이러한 상태에서 쓰기제어신호(WR)가 인버터(INV2)를 통해 펄스의 형태로 디-플립플롭(D-FF11)의 클럭단(CP)에 입력되면, 쓰기위치신호(WR)는 초기상태인 [0],[0]이 출력된다.
이와같이 풀신호(FULL)가 '1'이 입력되는 경우에는 쓰기제어신호(WC)가 '0'에서 '1'로 천이하더라도 출력은 이전상태를 유지한다.
이와같은 쓰기제어신호(WC)의 상태에 따른 출력을 아래의 표 2에 도시하였다.
풀신호 현재상태 다음상태
FULL Q12 Q11 Q12 Q11
0 0 0 0 1
0 0 1 1 0
0 1 0 1 1
0 1 1 0 0
1 0 0 0 0
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1
따라서, 선입선출메모리가 비어있어 풀신호(FULL)가 '0'으로 출력되면, 쓰기제어신호(WC)가 입력되면 쓰기위치신호(WPOS)가 순차적으로 증가하고, 선입선출메모리에 데이터가 모두 입력되어 풀신호(FULL)가 '1'로 출력되면, 쓰기제어신호(WC)가 계속 입력되어도 쓰기위치신호(WPOS)는 증가하지 않아 마지막 버퍼에 계속하여 데이터를 덮어쓴다.
한편, 읽기위치 제어부는 상기 쓰기위치 제어부와 동일하게 구성되며, 배타적오아게이트(XOR11)의 일측에 풀신호(FULL) 대신에 선입선출메모리의 엠프티신호(EMPTY)를 입력함과 아울러 인버터(INV12)의 입력단에 쓰기제어신호(WC) 대신에 읽기제어신호(RC)를 입력하여 디-플립플롭(D-FF11,D-FF12)의 출력단(Q11,Q12)으로부터 쓰기위치신호(WPOS) 대신에 읽기위치신호(RPOS)를 출력하도록 구성된다.
이와같은 읽기위치 제어부의 동작은 상기 쓰기위치 제어부와 동일하게 엠프티신호(EMPTY)가 '0'일때는 읽기제어신호(RC)가 천이하면 디-플립플롭(D-FF11,D-FF12) 출력단(Q11,Q12) 출력인 읽기위치신호(RPOS)가 순차적으로 증가하며, 엠프티신호(EMPTY)가 '1'일때는 읽기제어신호(RC)가 계속 천이하여도 읽기위치신호(RPOS)는 증가하지 않아 마지막 버퍼의 데이터를 계속하여 읽어온다.
그리고, 도4는 상기 쓰기위치 제어부의 풀신호(FULL)를 보다 안정적으로 인가하기 위한 완충부를 보인 회로구성도로서, 이에 도시한 바와같이 풀신호(FULL)와 쓰기제어신호(WC)를 입력받아 낸드조합하는 낸드게이트(NAND21)와; 입력단(D21)이 접지되고, 클리어신호(CLR)를 인버터(INV21)를 통해 클리어단자(CDN)에 입력받고, 읽기제어신호(RC)를 인버터(INV22)를 통해 클럭단(CP)에 입력받고, 낸드게이트(NAND21)의 출력을 세트단자(SDN)에 입력받아 출력단(Q21)의 출력을 쓰기위치 제어부 배타적오아게이트(XOR11)의 일측에 입력시키는 디-플립플롭(D-FF21)으로 구성된다.
이와같은 완충부의 동작은 쓰기제어신호(WC)가 펄스로 인가되어 마지막 버퍼에 데이터가 쓰여진 후, 풀신호(FULL)가 '1'로 입력되면 다음 쓰기제어신호(WC)가 펄스로 인가될때, 비로소 낸드게이트(NAND21)로부터 '0'이 출력되어 세트단자에 입력되므로, 디-플립플롭(D-FF21) 출력단(Q21)에서 '1'이 출력되며, 쓰기제어신호(WC)가 '0'으로 입력되어 낸드게이트(NAND21)의 출력이 '1'이 되어도 디-플립플롭(D-FF21) 출력단(Q21)의 출력은 '1'을 유지한다.
이후, 읽기제어신호(RC)가 펄스로 인가되어 선입선출메모리의 버퍼에 쓰여진 데이터가 읽혀지면, 비로소 인버터(INV22)를 통해 읽기제어신호(RC)를 클럭단(CP)에 입력받아 접지된 입력단(D21)의 '0'이 출력단(Q21)을 통해 출력된다.
한편, 상기한 바와같은 쓰기위치 제어부는 쓰기제어신호(WC)에 의해 선입선출메모리의 마지막 버퍼에 데이터가 입력된 후, 풀신호(FULL)가 비로소 '1'로 출력되므로, 다음 쓰기제어신호(WC)가 입력되면 쓰기위치신호(WPOS)의 출력은 그 마지막 버퍼의 다음 버퍼에 고정된다. 따라서, 쓰기위치신호(WPOS)가 고정되는 버퍼의 데이터가 손실된다.
도5는 이러한 데이터의 손실을 방지하기 위해 풀신호(FULL)가 입력되면 디-플립플롭(D-FF11,D-FF12)의 출력단(Q11,Q12)으로부터 출력되는 쓰기위치신호(WPOS)를 감산하는 감산선택부를 도시한 회로구성도로서, 이에 도시한 바와같이 일측에 쓰기위치신호(WPOS)를 직접 입력받고, 타측에 쓰기위치신호(WPOS)를 감산부(31)를 통해 입력받아 선택단에 입력되는 도4에 도시한 디-플립플롭(D-FF21) 출력단(Q21)의 출력에 따라 선택출력하는 멀티플렉서(MUX31)로 구성된다.
이와같은 감산선택부의 동작은 상기 도4에서 디-플립플롭(D-FF21) 출력단(Q21)의 출력이 '0'이면 쓰기위치신호(WPOS)를 출력하고, '1'이면 감산부(31)를 통한 쓰기위치신호(WPOS-1)를 출력한다.
상기한 바와같은 본 발명에 의한 선입선출메모리의 입출력데이터 제어회로는 선입선출메모리의 버퍼에 데이터가 모두 읽혀져쓸때는 제자리읽기를 가능하게 하고, 버퍼에 데이터가 모두 저장되었을때는 제자리쓰기를 가능하게 하여 데이터의 오류 및 손실을 방지할 수 있는 효과가 있다.

Claims (3)

  1. 쓰기위치 제어부가 클리어신호를 제1인버터를 통해 클리어단자에 각기 입력받고, 쓰기제어신호를 제2인버터를 통해 클럭단에 각기 입력받아 각 출력단을 통해 쓰기위치신호를 출력하는 제1,제2 디-플립플롭과; 선입선출메모리의 풀신호를 일측에 입력받고, 타측에 상기 제1 디-플립플롭 반전출력단의 출력을 입력받아 배타적오아조합하여 그 제1 디-플립플롭의 입력단으로 출력하는 제1배타적오아게이트와; 상기 제1 디-플립플롭 반전출력단과 제2 디-플립플롭 출력단의 출력을 입력받아 앤드조합하는 제1앤드게이트와; 상기 선입선출메모리의 풀신호와 제2 디-플립플롭 출력단의 출력을 입력받아 앤드조합하는 제2앤드게이트와; 제3인버터를 통한 상기 선입선출메모리의 풀신호와 제1 디-플립플롭 출력단과 제2 디-플립플롭 반전출력단의 출력을 입력받아 앤드조합하는 제3앤드게이트와; 상기 제1,제2,제3앤드게이트의 출력을 입력받아 오아조합하여 제2 디-플립플롭의 입력단으로 출력하는 제1오아게이트로 구성되고, 읽기위치 제어부가 상기 쓰기위치 제어부에 있어서, 제1배타적오아게이트의 일측에 선입선출메모리의 엠프티신호를 입력함과 아울러 제2인버터의 입력단에 읽기제어신호를 입력하여 제1,제2 디-플립플롭의 출력단으로부터 읽기위치신호를 출력하도록 구성된 것을 특징으로 하는 선입선출메모리의 입출력데이터 제어회로.
  2. 제 1항에 있어서, 상기 쓰기위치 제어부는 풀신호(FULL)와 쓰기제어신호(WC)를 입력받아 낸드조합하는 낸드게이트(NAND21)와; 입력단(D21)이 접지되고, 클리어신호(CLR)를 인버터(INV21)를 통해 클리어단자(CDN)에 입력받고, 읽기제어신호(RC)를 인버터(INV22)를 통해 클럭단(CP)에 입력받고, 낸드게이트(NAND21)의 출력을 세트단자(SDN)에 입력받아 출력단(Q21)의 출력을 쓰기위치 제어부 배타적오아게이트(XOR11)의 일측에 풀신호(FULL) 대신 입력시키는 디-플립플롭(D-FF21)으로 구성되는 완충부를 더 포함하여 구성되는 것을 특징으로 하는 선입선출메모리의 입출력데이터 제어회로.
  3. 제 1 또는 제 2항에 있어서, 상기 쓰기위치 제어부는 일측에 쓰기위치신호(WPOS)를 직접 입력받고, 타측에 쓰기위치신호(WPOS)를 감산부(31)를 통해 입력받아 선택단에 입력되는 상기 디-플립플롭(D-FF21) 출력단(Q21)의 출력에 따라 선택출력하는 멀티플렉서(MUX31)로 구성되는 감산선택부를 더 포함하여 구성되는 것을 특징으로 하는 선입선출메모리의 입출력데이터 제어회로.
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