KR100318264B1 - 패킷명령어 구동형 메모리소자의 로드신호 발생회로 - Google Patents

패킷명령어 구동형 메모리소자의 로드신호 발생회로 Download PDF

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Abstract

본 발명은 패킷 명령어 구동형 메모리에 관한 것으로서, 특히 클럭신호에 정확하게 동기된 로드신호를 발생하기 위한 로드신호 발생회로에 관한 것이다. 이를 위한 본 발명의 패킷명령어 구동형 메모리 소자의 로드신호 발생회로는, 제1입력신호를 수신하여 반전된 제1내부신호를 발생하는 제1신호 발생수단과, 클럭신호에 응답하여 제2입력신호를 입력하여 제2내부신호를 발생하는 제2신호 발생수단과, 제3입력신호를 수신하여 반전된 제3내부신호를 발생하는 제3신호 발생수단과, 상기 제1신호 발생수단으로부터 수신된 제1내부신호와 상기 제2신호 발생수단으로부터 수신된 제2내부신호를 두 입력으로 하고 상기 제3신호 발생수단으로부터 발생된 제3내부신호에 따라서 상기 제1내부신호 또는 클럭신호에 동기된 상기 제2내부신호를 선택하여 로드신호로 출력하는 제4신호 발생수단을 포함하는 것을 특징으로 한다.

Description

패킷명령어 구동형 메모리소자의 로드신호 발생회로{load signal generation circuit in packet command driving type memory device}
본 발명은 패킷 명령어(packet cammand) 구동형 메모리에 관한 것으로, 특히 코어블럭으로부터 독출된 데이터를 출력패드로 전송하기 위한 로드신호를 클럭신호에 정확하게 동기되어 발생하도록 하는 데이타독출용 로드신호 발생회로에 관한 것이다.
도 1은 일반적인 패킷명령어 구동형 메모리소자, 예를 들면 램버스 디램과 같은 메모리소자에 있어서, 채널구조를 도시한 것이다. 도 1을 참조하면, 롱버스 채널(longbus channel)상에 다수의 각 램버스 디램(Rambus DRAM)이 연결되어 있는데, 각 램버스 디램마다 CTM과 CFM의 위상차가 다르다. 콘트롤러로부터 멀리 떨어지면 떨어질수록 CFM 과 CTM 의 위상차는 더욱 커지게 된다. 위상차가 '0' 인 지점부터 그 값이 증가하여 '1'인 지점까지의 영역을 하나의 레이턴시 도메인(latency domain)이라 한다.
상기의 롱버스 채널인 경우 콘트롤러로부터 멀리 떨어진 레이턴시 도메인의 디바이스는 데이터를 빠르게 독출하고 콘트롤러로부터 가까운 레이턴시 도메인의 디바이스는 데이터를 느리게 독출함으로써 콘트롤러는 모든 디바이스로부터 동일한 시점에서 데이터를 인식할 수 있게 된다.
도 2A 내지 도 2C는 종래의 tdac_en 신호에 따른 독출데이타와 로드신호 (loadRD pipe)의 파형도를 도시한 것이다. 도 2A를 참조하면, tdac_en<3>=1 인 경우에는 로드 신호(loadRDpipe_b)가 1 사이클(cycle)의 폭을 갖게 되지만, 도2B를 참조하면 tdac_en<4>=1인 경우에는 로드 신호(loadRDpipe_b)가 tdac_en<3>=1인 경우보다 1 사이클 딜레이된다. 램버스 디램은 400MHz (2.5ns 주기)에서 동작시킬 뿐만 아니라 300MHz (3.3ns)에서도 동작할 수 있어야 하는데, tdac_en<4>=1 일 때는 홀드 시간(hold time: tDOH)이 정확하게 2.5ns(=400MHz 에서의 1cycle 폭)가 된다. 만약 300MHz에서 동작한다면 리드 데이터의 폭은 그대로이지만, 로드 신호(loadRDpipe_b)의 폭이 넓어지므로 tDOH는 2.5ns 보다 작아진다. 즉, 300MHz 에서도 tDOH=2.5ns를 유지시키기 위해서는 로드 신호(loadRDpipe_b)를 1/2 사이클 펄스로 만들어 주어야 한다.
그러나, 종래에는 로드 신호(loadRDpipe_b)의 폭이 1/2 사이클을 갖는 경우 3단의 게이트를 통해 딜레이되어 출력되므로 로드신호가 도 2C에 도시된 바와같이 전체적으로 오른쪽으로 딜레이되므로, 이 경우에는 300MHz 나 400MHz 의 동작에서 스펙에 규정된 데이터홀드타임을 만족하지 못하게 되는 문제점이 있었다.
상기에서 설명한 바와같이, 코아블럭으로부터 독출된 데이터 read_data 와 이 독출된 데이터를 출력패드로 로드하기 위한 로드 신호(loadRDpipe_b) 사이에는 스펙에 규정된 홀드 시간(hold time)을 반드시 지켜주어야 한다.
도 3는 종래의 패킷명령어 구동형 메모리소자에 있어서, 데이터독출용 로드신호 발생회로도를 도시한 것이다. 도 3를 참조하면, 종래의 데이터독출용 로드신호 발생회로는 테스트로드신호(testLoadRDoioe_b)를 반전시켜주기 위한 제1반전 게이트(21)와, 상기 제1반전 게이트(21)의 출력 신호와 DA 테스트모드신호(DA mode)를 입력하는 제1낸드 게이트(22)와, 입력 신호(cxff3)를 입력으로 하고 클럭신호(tclk)에 동기되어 신호(cas_in_ff4)를 발생하는 제1플립플롭(23)과, 상기 제1플립플롭(23)의 출력 신호(cas_in_ff4)와 신호(tdac_en<3>)를 입력으로 하는 제2낸드 게이트(24)와, 상기 제2낸드 게이트(24)의 출력 신호(ldat_dac3_b)와 신호(ldat_dac4_b)의 반전 신호를 두 입력으로 하는 제1오아 게이트(25)와, 상기 제1 플립플롭(23)의 출력을 버퍼링하기 위한 버퍼(26)와, 상기 버퍼(26)의 출력 신호(cxff4)를 입력 신호로 하고, 클럭 신호(rclk)에 동기되어 신호(cas_out_ff4)를 출력 신호로 발생하는 제2플립플롭(25)과, 상기 DA 테스트모드신호(DA MODE)를 반전시켜주기 위한 제2반전 게이트(28)와, 상기 제2반전 게이트(28)의 출력 신호와 제2플립플롭(27)의 출력 신호(cas_out_ff4) 및 신호(tdac_en<4>)를 입력으로 하는 제3낸드 게이트(29)와, 상기 제2플립플롭(25)의 출력 신호(cas_out_ff4)를 입력 신호로 하고 상기 클럭 신호(rclk)가 인에이블신호(ENB)로 인가되어 출력 신호(x1b)를 발생하는 제3플립플롭(31)과, 상기 제3낸드 게이트(4)의 출력 신호(ldat_dac4_b)를 입력신호로 하고 상기 클럭 신호(rclk)에 동기되어 출력 신호(x2b)를 발생하는 제4플립플롭(32)과, 상기 제3플립플롭(31)의 출력 신호(x1b)와 상기 제4플립플롭(32)의 출력 신호(x2b)의 반전 신호를 입력으로 하는 제1앤드 게이트(33)와, 상기 제1낸드 게이트(22)의 반전출력신호와 상기 제1앤드 게이트(33)의 출력신호를 입력으로 하는 제2오아 게이트(34)와, 상기 제2노아 게이트(34)의 출력 신호를 입력 신호(DA data)로 하고, 상기 제1노아 게이트(25)의 출력신호를 입력신호로 하며, 상기 제2노아 게이트(30)의 출력신호를 인에이블신호(DAB)로 하고, 상기 클럭 신호(tclk)에 동기되어 로드 신호(LDRDpipe)를 발생하는 제5플립플롭(35)과 상기 제5플립플롭(35)의 출력을 반전시켜 반전로드신호 loadRDpipe_b를 발생하는 제3반전 게이트(36)로 이루어진다.
상기한 바와같은 종래의 메모리소자의 로드신호 발생회로의 동작을 도 7의 파형도를 참조하여 설명하면 다음과 같다.
상기 제5플립플롭(35)은 인에이블 신호(DAB)가 하이 상태일 경우에는 클럭신호(rclk)에 동기되어 D 입력단자로 입력되는 신호를 래치하고, 인에이블 신호(DAB)가 로우 상태일 경우에는 클럭 신호(rclk)과는 무관하게 입력 단자(DAdata)의 신호를 래치하며, 그의 출력 신호로서 로드 신호(LDRDpipe)를 발생한다.
tdac_3<3>=1 일 경우에는, 제1플립플롭(23)은 클럭 신호(rclk)의 상승에지에서 신호(cxff3)를 입력하여 1클럭 딜레이된 신호(cas_in_ff4)를 발생하고, 제1플립플롭(23)의 출력 신호(cas_in_ff4)는 논리 게이트(24, 25)를 통해 제5플립플롭(35)의 입력(D)으로 인가된다. 따라서, 제5플립플롭(35)은 클럭 신호(rclk)의 다음 상승에지에서 정확하게 출력 신호(LDRDpipe)를 정확하게 출력하고, 이 제5플립플롭(35)의 출력신호는 반전 게이트(36)를 통해 반전되어 신호(loadRDppipe)를 발생하게 된다.
한편, tdac_en<4>=1 인 경우에는, 제1플립플롭(23)은 클럭 신호(rclk)의 상승에지에서 신호(cxff3)를 입력하여 1클럭 딜레이된 신호(cas_in_ff4)를 발생하고, 제2플립플롭(27)은 버퍼(26)를 통해 상기 제1플립플롭(23)의 출력 신호(cas_in_ff4)를 입력하여 다음 클럭 신호(rclk)의 상승에지에서 다시 1클럭 딜레이된 신호 즉, 신호(cxff3)보다 2클럭 딜레이된 신호(cas_out_ff4)를 발생하게 된다.
상기 제2플립플롭(27)의 출력 신호(cas_out_ff4)는 제3플립플롭(30)의 입력신호(D)로 인가되고 클럭 신호(rclk)의 하강 에지에서 인에이블되어 그의 반전출력단(QB)을 통해 출력 신호(x1b)를 발생하게 된다.
또한, 상기 제2플립플롭(27)의 출력 신호(cas_out_ff4)는 제4플립플롭(30)의 입력신호(D)로 인가되고, 클럭 신호(rclk)의 상승 에지에서 동기되어 그의 출력단(Q)을 통해 출력 신호(x2b)를 발생하게 된다.
상기 제3 및 제4플립플롭(31, 32)의 출력 신호(x1b,x2b)는 제4낸드 게이트(33) 및 제3노아 게이트(34)에 인가되어 제5플립플롭(35)으로 1/2사이클을 갖는 신호(rdpipe)를 발생한다. 이때, 제3 및 제4플립플롭(31, 32)의 출력 신호(x1b, x2b)가 논리 게이트(33, 34)에 인가되어 신호(rdpipe)를 발생하게 되므로, 신호(rdpipe)는 1/2사이클의 폭을 갖음과 동시에 딜레이를 갖게 된다.
상기 제3노아 게이트(34)를 통해 발생되는 신호(rdpipe)는 제5플립플롭(35)의 입력 신호(DAdata)로 인가되는데, 제5플립플롭(35)은 클럭 신호(rclk)에 관계없이 상기 신호(DAdata)가 래치되고 딜레이되어 최종적으로 로드 신호(loadRDpipe)를 출력신호로서 발생한다. 제5플립플롭(35)으로부터 발생된 로드 신호(loadRDpipe)는 인버터(36)를 통해 반전되어 로드 신호(loadRDpipe_b)를 발생하게 된다.
도 4는 도 3의 제5플립플롭(35)의 상세도를 도시한 것이다. 도 4를 참조하면, DA 모드에서는 데이터 인에이블신호(DAB)에 의해 전달 게이트(361)가 턴온되어 입력단(DAdata)에 인가되는 신호(rdpipe)를 바로 로드 신호(LdRdpipe)로 출력한다. 정상 동작시에는 클럭 단자(CLK)에 인가되는 클럭 신호(rclk)를 이용하여 논리 게이트(351 - 354)를 통해 전달 게이트(355, 358)의 제어 신호(sck, sckb)(mck, mckb)를 발생하고, 이 제어 신호(sck, sckb)(mck, mckb)에 의해 전달 게이트(355, 358)를 구동하며, 전달 게이트(355, 358)를 통해 입력단(D)에 인가되는 신호(rdpipeEn_dly)를 로드 신호(LdRdpipe)를 발생하게 된다.
상기한 바와같은 종래의 로드신호 발생회로는 tdac_en<4>인 경우에는, 클럭신호와 관계없이 플립플롭의 DAdata 입력으로 인가되는 신호(rdpipe)를 로드 신호(LdRdpipe)를 발생하였는데, 신호(cas_out_ff4)가 2개의 논리게이트를 통해 딜레이되어 신호(rdpipe)를 발생하기 때문에 커다란 딜레이가 발생되게 된다.
따라서, tdac_en<4>에서 1/2 사이클을 갖는 로드 신호(loadRDpipe)를 발생하게 되지만, 커다란 딜레이를 갖게 되기 때문에 충분한 데이터홀드시간을 확보할 수 없게 된다. 즉 로드 신호(loadRDpipe)가 1/2 사이클을 갖게 되지만, 논리게이트를 통해 전체적으로 도7과 같이 오른쪽으로 딜레이되어 도 2C에 도시된 바와같이 데이터홀드시간이 스펙에 규정된 2.5ns를 만족하지 못하게 되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 클럭신호에 동기된 1/2cycle을 갖으며, 충분한 데이터보유시간을 갖는 로드신호를 발생하기 위한 패킷명령어 구동형 메모리소자의 로드신호 발생회로를 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 회로구성이 간단하고 칩사이즈가 작은 패킷명령어 구동형 메모리소자의 로드신호 발생회로를 제공하는 것이다.
도1은 일반적인 패킷명령어 구동형 메모리소자에 있어서, 채널구조를 도시한 도면,
도2는 종래의 패킷명령어 구동형 메모리소자에 있어서, 독출데이타와 로드신호와의 관계를 설명하기 위한 파형도,
도3은 종래의 패킷명령어 구동형 메모리소자에 있어서, 로드신호 발생회로도,
도 4는 도 3의 로드신호 발생회로에 있어서, 플립플롭의 상세도,
도 5는 본 발명의 실시예에 따른 패킷명령어 구동형 메모리소자에 있어서, 로드신호 발생회로도,
도 6은 도 5의 로드신호 발생회로에 있어서, 플립플롭의 상세도,
도 7은 종래의 패킷명령어 구동형 메모리소자의 로드신호 발생회로의 동작 파형도,
도 8은 본 발명의 실시예에 따른 패킷명령어 구동형 메모리소자의 로드신호 발생회로의 동작파형도,
(도면의 주요 부분에 대한 부호의 설명)
52 : 제1신호 발생수단 52 : 제2신호 발생수단
53 : 제3신호 발생수단 54 : 제4신호 발생수단
55 : 제4신호 발생수단 41, 49 , 51 : 인버터
42, 44, 46, 50 : 플립플롭 43, 47 : 낸드 게이트
45 : 버퍼수단 48 : 오아 게이트
526 : 제1제어신호 발생수단
527 : 제2제어신호 발생수단
528 : 제3제어신호 발생수단
529 : 제4제어신호 발생수단
상기 목적을 달성하기 위한, 본 발명의 패킷명령어 구동형 메모리 소자의 로드신호 발생회로는, 제1입력신호를 수신하여 반전된 제1내부신호를 발생하는 제1신호 발생수단과, 클럭신호에 응답하여 제2입력신호를 입력하여 제2내부신호를 발생하는 제2신호 발생수단과, 제3입력신호를 수신하여 반전된 제3내부신호를 발생하는 제3신호 발생수단과, 상기 제1신호 발생수단으로부터 수신된 제1내부신호와 상기 제2신호 발생수단으로부터 수신된 제2내부신호를 두 입력으로 하고 상기 제3신호 발생수단으로부터 발생된 제3내부신호에 따라서 상기 제1내부신호 또는 클럭신호에 동기된 상기 제2내부신호를 선택하여 로드신호로 출력하는 제4신호 발생수단을 포함하는 것을 특징으로 한다.상기 제1신호 발생수단은 인버터로 이루어지고, 상기 제3신호 발생수단은 인버터로 이루어지는 것을 특징으로 한다.
상기 제2신호 발생수단은 상기 클럭신호의 상승에지에 동기되어 제2입력신호를 1cycle 딜레이시켜 출력신호를 발생하기위한 제1플립플롭과; 상기 제1플립플롭의 출력신호와 제4입력신호를 입력하고 논리조합하는 제1낸드 게이트와; 상기 클럭신호의 로우레벨 인에이블에 의해 상기 제1플립플럽의 출력신호를 래치하기 위한 제2플립플롭과; 상기 제1플립플롭의 출력신호를 버퍼링하기 위한 버퍼수단과; 상기 클럭신호의 상승에지에 동기되어 버퍼수단의 출력신호를 1cycle 딜레이시킨 출력신호를 발생하기 위한 제3플립플롭과; 상기 제2 및 제3플립플롭의 출력신호와 제5입력신호를 입력하는 제2낸드 게이트와; 상기 제1 및 제2낸드 게이트의 출력신호의 반전신호를 입력하여 제2내부신호를 발생하기 위한 오아 게이트로 이루어지는 것을 특징으로 한다.
상기 제4신호 발생수단은 상기 제1신호 발생수단으로부터 발생되는 제1내부신호를 제1입력신호로서 입력하고, 상기 제2신호 발생수단으로부터 발생되는 제2내부신호를 제2입력신호로서 입력하며, 상기 제3신호 발생수단으로부터 발생되는 제3내부신호를 인에이블신호로 하여, 상기 인에이블신호가 로우상태인 경우에는 상기 제1입력신호를 선택하여 로드신호로서 발생하고, 상기 인에이블신호가 하이상태인 경우에는 상기 제2입력신호 를 선택하여 로드신호로서 발생하는 제4플립플롭으로이루어지는 것을 특징으로 한다.
상기 제4플립플롭은 상기 제1제어신호 및 제2제어신호에 따라서 상기 제2입력신호를 전달하거나 또는 제3제어신호 및 제4제어신호에 따라서 상기 제2입력신호를 전달하기 위한 제1전달수단과; 제5제어신호에 따라 상기 제1입력신호를 전달하기 위한 제2전달수단과; 상기 제1 및 제2전달수단을 통해 전달된 신호를 래치 및 출력하기위한 출력수단과; 상기 제5제어신호를 발생하기 위한 제1제어신호 발생수단과; 상기 제1제어신호 및 제2제어신호를 발생하기 위한 제2제어신호 발생수단과; 상기 제3제어신호 및 제4제어신호를 발생하기 위한 제3제어신호 발생수단을 구비하는 것을 특징으로 한다.
상기 제1전달수단은 상기 제1제어신호에 따라서 제2입력신호를 전달하기 위한 제1전달 게이트와; 상기 제1전달 게이트를 통과한 제2입력신호를 래치하기위한 제1래치수단과; 상기 제1래치수단을 통해 래치된 제2입력신호를 상기 제2제어신호에 따라서 전달하기 위한 제2전달 게이트로 이루어지는 것을 특징으로 한다.
상기 제1전달수단은 상기 제3제어신호에 따라서 상기 제2입력신호를 전달하기 위한 제3전달 게이트와; 상기 제3전달 게이트를 통과한 신호를 래치하기 위한 제2래치수단과; 상기 제2래치수단을 통과한 제2입력신호를 제4제어신호에 따라서 전달하기 위한 제4전달게이트로 구성되는 것을 특징으로 한다.
상기 제2전달수단은 상기 제1입력신호를 반전시켜주기 위한 제1인버터와; 제5제어신호에 따라서 상기 제1인버터를 통해 반전된 상기 제1입력신호를 전달하기 위한 제5전달게이트로 이루어지는 것을 특징으로 한다.
상기 출력수단은 상기 제1전달수단의 제2전달 게이트를 통과한 신호 또는 제4전달 게이트를 통과한 신호를 래치하거나 상기 제2전달수단의 제5전달 게이트를 통과한 신호를 래치하기 위한 제3래치수단과; 상기 제3래치수단을 통해 래치된 신호를 반전시켜 출력신호인 로드신호로서 출력하기 위한 제2인버터로 이루어지는 것을 특징으로 한다.
상기 제1제어신호 발생수단은 상기 인에이블신호를 입력하고 반전시켜 제5제어신호로서 발생하기 위한 제3인버터로 구성되는 것을 특징으로 한다.
상기 제2제어신호 발생수단은 상기 인에이블신호와 클럭신호를 논리낸드하여 제4반전제어신호를 발생하기 위한 제1낸드 게이트와; 상기 제1낸드 게이트의 출력을 반전시켜 제4제어신호를 발생하기 위한 제4반전게이트와; 상기 제4반전 게이트의 출력을 반전시켜 제3반전 제어신호를 발생하기 위한 제5반전 게이트와; 상기 제5반전 게이트의 출력을 반전시켜 제3제어신호를 발생하기 위한 제6반전 게이트로 구성되는 것을 특징으로 한다.
상기 제3제어신호 발생수단은 상기 인에이블신호와 제4입력신호를 입력하고 논리낸드하기 위한 제2낸드 게이트와; 상기 제2낸드 게이트의 출력과 상기 클럭신호를 두 입력으로하고 논리노아하여 제2반전제어신호를 발생하기 위한 제1노아 게이트와; 상기 제1노아 게이트의 출력을 반전시켜 제2반전신호를 발생하기 위한 제7반전 게이트와; 상기 제7반전 게이트의 출력신호를 반전시켜 제1반전 제어신호를 발생하기 위한 제8반전 게이트와; 상기 제8반전 게이트의 출력신호를 반전시켜 제1제어신호를 발생하기 위한 제9반전 게이트로 구성되는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따른 패킷명령어 구동형 메모리소자의 로드신호 발생회로도를 도시한 것이다. 도 5를 참조하면, 본 발명의 로드신호 발생회로는 신호(testLoadRDpipe_b)를 입력하여 제1 내부신호(testoadRDpipe_b)를 발생하기 위한 제1신호 발생수단(52)와, 클럭 신호(rclk)에 응답하여 신호(cxff3)를 입력하여 제2내부신호(rdpipeEn_dly)를 발생하기 위한 제2신호 발생수단(53)과, 테스트모드신호(DAMODE)를 입력하여 제3내부신호(DAMODE_b)를 발생하기위한 제3신호 발생수단(54)과, 상기 제1신호 발생수단(52)으로부터 발생된 제1내부신호(testLoadRDpipe)와 상기 제2신호 발생수단(53)으로부터 발생된 제2내부신호(rdpipeEn_dly)를 두 입력으로 하고 상기 제3신호 발생수단(54)으로부터 발생된 제3내부신호(DAMODE_b)에 따라서 제1내부신호를 선택하여 출력하거나 또는 제2내부신호를 선택하여 클럭신호에 동기된 로드신호(loadRDpipe_b)를 발생하기 위한 제4신호 발생수단(55)을 포함한다.
상기 제1신호 발생수단(52)은 신호(testLoadRDpipe_b)를 입력하고 반전시켜 제1내부 신호(testLoadRDpipe)를 발생하기 위한 제1인버터(41)로 이루어지고, 상기 제3신호 발생수단(52)은 테스트모드신호(DAMODE)를 입력하고 반전시켜 제3내부신호(DAMODE_b)로서 발생하기 위한 제2인버터(49)로 이루어진다.
상기 제2신호 발생수단(53)은 상기 클럭신호(rclk)의 상승에지에 동기되어 입력신호(cxff3)를 1 사이클 딜레이시켜 출력 신호(cas_in_ff4)를 발생하기위한 제1플립플롭(42)과, 상기 제1플립플롭(42)의 출력 신호(cas_in_ff4)와 신호(tdac_en<3>)를 입력하고 논리조합하여 신호(ldat_dac3_b)를 발생하기 위한 제1낸드 게이트(43)와, 상기 클럭 신호(rclk)의 로우레벨 인에이블에 따라 상기 제1플립플럽(42)의 출력신호(cas_in_ff4)를 래치하여 신호(x1b)를 발생하기 위한 제2플립플롭(44)과, 상기 제1플립플롭(42)의 출력신호를 버퍼링하기 위한 버퍼수단(45)과, 상기 클럭신호 (rclk)의 상승에지에서 동기되어 상기 버퍼수단의 출력을 입력으로 하여 출력신호(x2b)를 발생하기 위한 제3플립플롭(46)과, 상기 제2 및 제3플립플롭(44, 46)의 출력 신호(x1b)(x2b)와 신호(tdac_en<4>)를 입력하고 논리낸드하여 신호(ldat_dac4_b<4>)를 발생하기 위한 제2낸드 게이트(47)와, 상기 제1 및 제2낸드 게이트(43, 47)의 출력 신호의 반전 신호를 입력하여 제2내부신호(rdpipeEn_dly)를 발생하기 위한 제1오아 게이트(48)로 이루어진다.
상기 제4신호 발생수단(55)은 상기 제1신호 발생수단(52)으로부터 발생되는 제1내부신호(testLoadRDpipe)를 제1입력신호로서 입력 신호(DAdata)로 하고, 상기 제2신호 발생수단(53)으로부터 발생되는 제2내부신호(rdpipeEn_dly)를 제1입력신호로서 D 입력신호로 하며, 상기 입력신호(tdac_en<4>)를 입력 신호(nd_en)로 사용하며, 상기 제3신호 발생수단(54)으로부터 발생되는 신호(DAMODE_b)를 인에이블신호(DAB)로 하여, 상기 인에이블신호(DAB)가 로우상태인 경우에는 상기 제1입력신호(DAdata)를 선택하여 로드신호(LdRdpipe)로서 발생하고, 상기 인에이블신호(DAB)가 하이상태인 경우에는 다시 신호(nd_en)가 로우일때는 D 입력신호를 클럭 신호(rclk)의 상승에지에만 동기시켜 출력으로 내보내고 신호(nd_en)가 하이일때는 D 입력신호를 클럭 신호(rclk)의 상승헤제와 하강에지 모두에서 동기시켜 출력으로 내보내는 제4플립플롭(50)과, 상기 제4플립플롭(50)으로부터 발생된 로드 신호(LdRdpipe)를 반전시켜 반전로드신호(LdRDpipe)를 발생하기 위한 제3인버터(51)로 이루어진다.
도 6은 도 5의 로드신호 발생회로에 있어서, 제5플립플롭(50)의 상세도를 도시한 것이다. 도 6를 참조하면, 제5플립플롭(50)은 상기 제1제어신호(cck)(cckb) 및 제2제어신호(ck)(ckb)에 따라서 상기 제2입력신호(D)를 전달하거나 또는 제3제어신호(mck)(mckb) 및 제4제어신호(sck)(sckb)에 따라서 상기 제2입력신호(D)를 전달하기 위한 제1전달수단과, 상기 제5제어신호(da) 및 신호(DAB)에 따라 상기 제1입력신호(DAdata)를 전달하기 위한 제2전달수단과, 상기 제1 및 제2전달수단을 통해 전달된 신호를 래치 및 출력하기위한 출력수단을 구비한다.
상기 제1전달수단은 상기 제1제어신호(cck)(cckb)에 따라서 제2입력신호 D를 전달하기 위한 제1전달 게이트(510)와, 상기 제1전달 게이트(510)를 통과한 제2입력신호를 래치하기위한 1쌍의 인버터(511, 512)로 구성된 제1래치수단과, 상기 제1래치수단을 통해 래치된 제2입력신호를 상기 제2제어신호(ck)(ckb)에 따라서 전달하기 위한 제2전달 게이트로 이루어진다.
또한, 상기 제1전달수단은 상기 제3제어신호(mck)(mckb)에 따라서 상기 제2입력신호(D)를 전달하기 위한 제3전달 게이트(514)와, 상기 제3전달 게이트(514)를 통과한 신호를 래치하기 위한 1쌍의 인버터(515, 516)로 구성된 제2래치수단과, 상기 제2래치수단을 통과한 제2입력신호를 제4제어신호(sck)(sckb)에 따라서 전달하기 위한 제4전달게이트(517)로 구성된다.
상기 제2전달수단은 상기 제1입력신호(DAdata)를 반전시켜주기 위한 제1인버터(518)와, 제5제어신호(da)와 신호(DAB)에 따라서 상기 제1인버터(518)를 통해 반전된 상기 제1입력신호(DAdatab)를 전달하기 위한 제5전달게이트(520)로 이루어진다.
상기 출력수단은 상기 제1전달수단의 제2전달 게이트(513)를 통과한 신호 또는 제4전달 게이트(517)를 통과한 신호를 래치하기 위한 1쌍의 인버터(521, 522)로 구성된 제3래치수단과, 상기 제3래치수단을 통해 래치된 신호를 반전시켜 출력신호인 로드신호(LdRdpipe)로서 출력하기 위한 제2인버터(523)로 이루어진다.
상기 제4플립플롭(50)은 상기 제5제어신호(da)를 발생하기 위한 제1제어신호 발생수단(526)과, 상기 제1제어신호(cck)(cckb) 및 제2제어신호(sck)(sckb)를 발생하기 위한 제2제어신호 발생수단(527)과, 상기 제3제어신호(mck)(mckb) 및 제4제어신호(cck)(cckb)를 발생하기 위한 제3제어신호 발생수단(528)을 더 구비한다.
상기 제1제어신호 발생수단(526)은 상기 인에이블 신호(DAB)를 입력하고 반전시켜 제5제어신호(da)로서 발생하기 위한 제3인버터(519)로 구성된다.
상기 제2제어신호 발생수단(527)은 상기 인에이블 신호(DAB)와 클럭신호(CLK)를 논리낸드하여 제4반전제어신호(sckb)를 발생하기 위한 제1낸드 게이트(501)와, 상기 제1낸드 게이트(501)의 출력을 반전시켜 제4제어신호(sck)를 발생하기 위한 제4반전게이트(502)와, 상기 제4반전 게이트(502)의 출력을 반전시켜 제3반전 제어신호(mckb)를 발생하기 위한 제5반전 게이트(503)와, 상기 제5반전 게이트(503)의 출력을 반전시켜 제3제어신호(mck)를 발생하기 위한 제6반전 게이트(504)로 구성된다.
상기 제3제어신호 발생수단(528)은 상기 인에이블신호(DAB)와 신호(nd_en)를 입력하고 논리낸드하기 위한 제2낸드 게이트(505)와, 상기 제2낸드 게이트(505)의 출력과 상기 클럭신호(CLK)를 두 입력으로하고 논리노아하여 제2반전제어신호(ckb)를 발생하기 위한 제1노아 게이트(506)와, 상기 제1노아 게이트(506)의 출력을 반전시켜 제2반전신호(ck)를 발생하기 위한 제7반전 게이트(507)와, 상기 제7반전 게이트(507)의 출력신호를 반전시켜 제1반전 제어신호(cckb)를 발생하기 위한 제8반전 게이트(508)와, 상기 제8반전 게이트(508)의 출력신호를 반전시켜 제1제어신호(cck)를 발생하기 위한 제9반전 게이트(509)로 구성된다.
상기한 바와같은 구성을 갖는 본 발명의 로드신호 발생회로의 동작을 동작파형도가 도시된 제8도를 참조하여 설명하면 다음과 같다.
상기 제5플립플롭(50)은 인에이블신호(DAB)가 하이 상태일 경우에는 다시 신호(nd_en)가 로우일때는 D 입력단자를 클럭 신호(rclk)의 상승에지에만 동기시키고, 신호(nd_en)가 하이 일때는 클럭 신호(rclk)의 상승 및 하강에지에서 모두 동기시켜 래치하고, 인에이블 신호(DAB)가 로우 상태일 경우에는 클럭 신호(rclk)와 무관하게 입력신호(DAdata)를 래치하며, 그의 출력신호로서 로드신호(LDRDpipe)를 발생한다.
tdac_3<3>=1 일 경우에는, 제1플립플롭(23)은 클럭신호(rclk)의 상승에지에서 신호(cxff3)를 입력하여 1클럭 딜레이된 신호(cas_in_ff4)를 발생하고, 제1플립플롭(23)의 출력신호(cas_in_ff4)는 논리 게이트(43, 48)를 통해 제4플립플롭(50)의 입력(D)으로 인가된다. 따라서, 제4플립플롭(50)은 클럭 신호(rclk)의 다음 상승에지에서 정확하게 출력 신호(LDRDpipe)를 정확하게 출력하고, 이 제4플립플롭(50)의 출력신호는 반전 게이트(51)를 통해 반전되어 로드 신호(loadRDppipe)를 발생하게 된다.
한편, tdac_en<4>=1 인 경우에는, 제1플립플롭(42)은 클럭 신호(rclk)의 상승에지에서 신호(cxff3)를 입력하여 1클럭 딜레이된 신호(cas_in_ff4)를 발생하고, 제2플립플롭(46)은 버퍼(45)를 통해 상기 제1플립플롭(42)의 출력 신호(cas_in_ff4)를 입력하여 다음 클럭 신호(rclk)의 상승에지에서 다시 1클럭 딜레이된 신호 즉, 신호(cxff3)보다 2클럭 딜레이된 신호(x2b)를 발생하게 된다.
또한, 상기 제1플립플롭(42)의 출력 신호(cas_in_ff4)는 제2플립플롭(44)의 입력신호(D)로 인가되고 클럭 신호(rclk)의 하강에지에서 인에이블되어 그의 반전출력단(QB)을 통해 출력 신호(x1b)를 발생하게 된다.
또한, 상기 제2 및 제3플립플롭(31, 32)의 출력 신호(x1b)(x2b)와 신호(tdac_en<4>)는 제2낸드 게이트(47)에 인가되어 신호(ldat_dac4_b)를 발생하여 신호(rdpipeEn-Dly)를 제4플립플롭(50)의 입력(D)으로 제공한다.
상기한 바와같이 본 발명의 로드신호 발생회로는 tdac_en<4>=1일 때 제2 및 제3플립플롭(44, 46)을 통해 출력 신호(x1b)(x2b)를 발생하여 낸드 게이트(47)를 통해 1/2 사이클 폭을 갖는 신호(ldat_dac4_b)를 발생시키고 이것은 다시 제4플립플롭(50)의 신호(ldpipeEn_Dly)를 발생하고, 제4플립플롭은 이 1/2 사이클 폭의 신호(LdpipeEn_dly)를 클럭 신호(rclk)의 라이징 및 폴링 에지에서 전달하므로 도 8에 도시된 바와같이 딜레이없이 정확하게 1/2 사이클 폭을 갖는 로드 신호(LdRdpipe)를 발생하게 된다.
이때, 제4플립플롭(50)은 tdac_en<3>=1 인 경우에는 클럭의 상승에지에서만 동작하고, tdac_en<4>=1 인 경우에는 클럭의 상승에지 및 하강에지에서 모두 동작하게 된다.
즉, 본 발명의 로드신호는 신호(cas_in_ff4)를 종래와 같이 플립플롭(27)를 통해 1 사이클 딜레이시켜 1/2 사이클을 갖는 신호(ldat_dac4_b)를 발생하는 것이 아니라, 신호(cas_in_ff4)를 플립플롭(44)를 통해 1/2 사이클을 갖는 신호(ldat_dac_4)를 미리 발생하게 된다.
도 6을 참조하면, 제4플립플롭(50)은 도시한 것이다. 제4플립플롭(50)은 제3제어신호 발생수단(528)의 논리게이트(505)의 일입력으로 신호(tdac_en<4>)가 인가되므로, tdac_en<4>=1 인 경우에는 제3제어신호 발생수단(528)을 통해 제어신호(ck, ckb)(cck, cckb)가 발생되므로 클럭의 하강에지에서 rdpipeEn_dly를 입력하여 로드 신호(LdRdpipe)를 발생하는 제1전달수단의 전달 게이트(510, 513)이 구동되므로, 클럭의 하강에지에서도 동작하여 정확하게 클럭신호에 동기된 1/2 사이클을 갖는 로드 신호(LdRdpipe)를 발생하게 된다.
한편, tdac_en<3>=1 인 경우에는 제3제어신호 발생수단(528)은 동작하지 않게 된다.
제2제어신호 발생수단(528)은 클럭의 상승에지에서 제1전달수단의 전달 게이트(514, 517)를 구동하는 것이므로, tdac_en<3>=1, tdac_en<4>=1 인 경우 모두 제어신호(mck, mckb), (sck, sckb)를 발생하게 된다.
한편, DA 테스트모드인 경우에는 제1제어신호 발생수단(526)에 의해 발생되는 제1제어신호(da)에 의해 DAdata 단자에 인가되는 신호(testloadRdpipe)를 입력하여 로드 신호를 발생하게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명의 데이터독출용 로드신호 발생회로는 tdac_en<4>=1 인 경우에는 플립플롭이 클럭의 상, 하향에지에서 모두 동작하여 그 앞단에서 발생된 1/2 사이클 폭을 갖는 신호를 이용하여 클럭신호에 정확하게 동기되어 1/2 사이클 폭을 갖는 로드신호를 발생하는 것이 가능하게 된다. 이에 따라 주변상황에 무관하게 원하는 데이터 홀드타임을 유지하는 로드신호를 발생할 수 있게 된다.
또한, 본 발명의 데이터 로드회로는 종래의 회로에 비하여 그 구성이 간단하여 칩사이즈를 감소시킬 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

  1. 패킷명령어 구동형 메모리소자에 있어서,
    제1입력신호를 수신하여 반전된 제1내부신호를 발생하는 제1신호 발생수단과;
    클럭신호에 응답하여 제2입력신호를 입력하여 제2내부신호를 발생하는 제2신호 발생수단과;
    제3입력신호를 수신하여 반전된 제3내부신호를 발생하는 제3신호 발생수단과;
    상기 제1신호 발생수단으로부터 수신된 제1내부신호와 상기 제2신호 발생수단으로부터 수신된 제2내부신호를 두 입력으로 하고 상기 제3신호 발생수단으로부터 발생된 제3내부신호에 따라서 상기 제1내부신호 또는 클럭신호에 동기된 상기 제2내부신호를 선택하여 로드신호로 출력하는 제4신호 발생수단을 포함하는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  2. 제1항에 있어서, 상기 제1신호 발생수단은 인버터로 이루어지는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  3. 제1항에 있어서, 상기 제3신호 발생수단은 인버터로 이루어지는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  4. 제1항에 있어서, 상기 제2신호 발생수단은
    상기 클럭신호의 상승에지에 동기되어 제2입력신호를 1 사이클 딜레이시켜 출력신호를 발생하기 위한 제1플립플롭과;
    상기 제1플립플롭의 출력신호와 제4입력신호를 입력하고 논리조합하는 제1낸드 게이트와;
    상기 클럭신호의 하강에지에 인에이블되어 상기 제1플립플럽의 출력신호를 래치시킨 신호를 발생하기 위한 제2플립플롭과;
    상기 제1플립플롭의 출력신호를 버퍼링하기 위한 버퍼수단과;
    상기 클럭신호의 상승에지에 동기되어 버퍼수단의 출력신호를 1 사이클 딜레이시킨 출력신호를 발생하기 위한 제3플립플롭과;
    상기 제2 및 제3플립플롭의 출력신호와 제4입력신호를 입력하는 제2낸드 게이트와;
    상기 제1 및 제2낸드 게이트의 출력신호의 반전신호를 입력하여 제2내부신호를 발생하기 위한 오아 게이트로 이루어지는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  5. 제1항에 있어서, 상기 제4신호 발생수단은
    상기 제1신호 발생수단으로부터 발생되는 제1내부신호를 제1입력신호로서 입력하고, 상기 제2신호 발생수단으로부터 발생되는 제2내부신호를 제2입력신호로서 입력하며, 상기 제3신호 발생수단으로부터 발생되는 제3내부신호를 인에이블신호로 하여, 상기 인에이블신호가 로우상태인 경우에는 상기 제1입력신호를 선택하여 로드신호로서 발생하고, 상기 인에이블신호가 하이상태인 경우에는 상기 제2입력신호 를 선택하여 제5입력신호의 하이나 로우상태에 따라 클럭신호의 상승 및 하강에지에 동기시키거나 클럭의 상승에지에만 동기시켜 로드신호를 발생하는 제4플립플롭으로 이루어지는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  6. 제5항에 있어서, 상기 제4플립플롭은
    상기 제1제어신호 및 제2제어신호에 따라서 상기 제2입력신호를 전달하거나 또는 제3제어신호 및 제4제어신호에 따라서 상기 제2입력신호를 전달하기 위한 제1전달수단과;
    제5제어신호에 따라 상기 제1입력신호를 전달하기 위한 제2전달수단과;
    상기 제1 및 제2전달수단을 통해 전달된 신호를 래치 및 출력하기위한 출력수단과;
    상기 제5제어신호를 발생하기 위한 제1제어신호 발생수단과;
    상기 제1제어신호 및 제2제어신호를 발생하기 위한 제2제어신호 발생수단과;
    상기 제3제어신호 및 제4제어신호를 발생하기 위한 제3제어신호 발생수단을구비하는 것을 특징으로 하는 패킷명령어구동형 메모리소자의 로드신호 발생회로.
  7. 제6항에 있어서, 상기 제1전달수단은
    상기 제1제어신호에 따라서 제2입력신호를 전달하기 위한 제1전달 게이트와;
    상기 제1전달 게이트를 통과한 제2입력신호를 래치하기위한 제1래치수단과;
    상기 제1래치수단을 통해 래치된 제2입력신호를 상기 제2제어신호에 따라서 전달하기 위한 제2전달 게이트로 이루어지는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  8. 제6항에 있어서, 상기 제1전달수단은
    상기 제3제어신호에 따라서 상기 제2입력신호를 전달하기 위한 제3전달 게이트와;
    상기 제3전달 게이트를 통과한 신호를 래치하기 위한 제2래치수단과;
    상기 제2래치수단을 통과한 제2입력신호를 제4제어신호에 따라서 전달하기 위한 제4전달게이트로 구성되는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  9. 제8항에 있어서, 상기 제2전달수단은
    상기 제1입력신호를 반전시켜주기 위한 제1인버터와;
    제5제어신호에 따라서 상기 제1인버터를 통해 반전된 상기 제1입력신호를 전달하기 위한 제5전달게이트로 이루어지는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  10. 제9항에 있어서, 상기 출력수단은
    상기 제1전달수단의 제2전달 게이트를 통과한 신호 또는 제4전달 게이트를 통과한 신호와 제5전달 게이트를 통과한 신호를 래치하기 위한 제3래치수단과;
    상기 제3래치수단을 통해 래치된 신호를 반전시켜 출력신호인 로드신호로서 출력하기 위한 제2인버터로 이루어지는 것을 특징으로 하는 패킷명령어 로드신호 발생회로.
  11. 제10항에 있어서, 상기 제1제어신호 발생수단은 상기 인에이블신호를 입력하고 반전시켜 제5제어신호로서 발생하기 위한 제3인버터로 구성되는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  12. 제11항에 있어서, 상기 제2제어신호 발생수단은
    상기 인에이블신호와 클럭신호를 논리낸드하여 제4반전제어신호를 발생하기 위한 제1낸드 게이트와;
    상기 제1낸드 게이트의 출력을 반전시켜 제4제어신호를 발생하기 위한 제4반전게이트와;
    상기 제4반전 게이트의 출력을 반전시켜 제3반전 제어신호를 발생하기 위한제5반전 게이트와;
    상기 제5반전 게이트의 출력을 반전시켜 제3제어신호를 발생하기 위한 제6반전 게이트로 구성되는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
  13. 제12항에 있어서, 상기 제3제어신호 발생수단은
    상기 인에이블신호와 제4입력신호를 입력하고 논리낸드하기 위한 제2낸드 게이트와;
    상기 제2낸드 게이트의 출력과 상기 클럭신호를 두 입력으로하고 논리노아하여 제2반전제어신호를 발생하기 위한 제1노아 게이트와;
    상기 제1노아 게이트의 출력을 반전시켜 제2제어신호를 발생하기 위한 제7반전 게이트와;
    상기 제7반전 게이트의 출력신호를 반전시켜 제1반전 제어신호를 발생하기 위한 제8반전 게이트와;
    상기 제8반전 게이트의 출력신호를 반전시켜 제1제어신호를 발생하기 위한 제9반전 게이트로 구성되는 것을 특징으로 하는 패킷명령어 구동형 메모리소자의 로드신호 발생회로.
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