JPH1166852A

JPH1166852A - 半導体記憶装置

Info

Publication number: JPH1166852A
Application number: JP9228629A
Authority: JP
Inventors: Yasushi Matsubara; 靖松原; Hiroshi Ishioka; 浩石岡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-08-25
Filing date: 1997-08-25
Publication date: 1999-03-09
Anticipated expiration: 2017-08-25
Also published as: CN1209630A; JP3211739B2; KR19990023844A; CN1196136C; KR100319503B1; US5953286A

Abstract

(57)【要約】【課題】データバスやクロック等の配線の負荷による
信号伝播遅延、スキューずれ等による誤動作を防止した
半導体記憶装置を得る。【解決手段】メモリコントローラＭＣからのリファレ
ンスクロック信号ＲＣＬＫ用の信号線を最遠端に配置さ
れた記憶素子群Ｍ＃ｎへ接続後、この記憶素子群Ｍ＃ｎ
から最近端の記憶素子群Ｍ＃０まで第１の端子ＲＣＬＫ
１＃ｉ間を順次接続する。また、リファレンスクロック
信号ＲＣＬＫ用の信号線を最近端の記憶素子群Ｍ＃０か
ら最遠端の記憶素子群Ｍ＃ｎまで第２の端子ＲＣＬＫ２
＃ｉ間を順次接続する。本構成のリファレンスクロック
によりもたらされる遅延時間情報により、各Ｍ＃ｉがそ
れぞれ最適のリードデータ読み出し時間を設定し、すべ
てのＭ＃ｉからのリードデータのセットアップ時間、お
よびホールド時間を確保することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の記憶素子群
と１つのコントロール回路を信号線バスラインおよびデ
ータバスラインによって接続してなる半導体記憶装置に
関し、特に、データの転送レートの高いシンクロナスＤ
ＲＡＭと呼ばれる記憶素子群（メモリデバイス）を用い
た半導体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置は一般に、シンク
ロナスＤＲＡＭとして構成される。このシンクロナスＤ
ＲＡＭは、外部から入力されるクロック信号に合わせて
読み出し書き込み動作を行うものであり、コマンド信
号、読み出しアドレスなどを先行して入力する方式をと
るため、高速に連続データを取り出すことが出来るとい
う利点をもっている。一般的にシステムとして使われる
場合、メモリコントローラ（以降、ＭＣともいう）に対
して複数のシンクロナスＤＲＡＭ（Ｍ＃１〜Ｍ＃ｎ）を
並べて接続し、コントロール信号により動作をコントロ
ールする。図２における信号で言うと、クロック信号
（ＣＬＫ）、ラス信号（ＲＡＳＢ）、カス信号（ＣＡＳ
Ｂ）、ライト信号（ＷＥＢ）がコントロール信号に相当
する。ここで、ラス、カス、ライト信号はコマンド信号
と呼ばれ、それぞれの信号のハイ「１」、ロウ「０」の
組み合わせにより種々のコマンドを形成する。

【０００３】コマンドにはＭ＃１〜Ｍ＃ｎからデータを
読み出すリードコマンドと、反対に、ＭＣからＭ＃１〜
Ｍ＃ｎへのデータの書き込みを行うライトコマンド等が
存在する。リードコマンドはＲＡＳＢが１、ＣＡＳＢが
０、ＷＥＢが１、また、ライトコマンドはＲＡＳＢが
１、ＣＡＳＢが０、ＷＥＢが０という具合である。さら
に、これらのコマンドはクロック信号（ＣＬＫ）により
タイミングの制限を受けており、ＣＬＫが０から１に変
位する時間のＲＡＳＢ、ＣＡＳＢ、ＷＥＢの状態をコマ
ンドとして認識する。

【０００４】ＣＬＫは周期的に０と１を繰り返す信号で
あり、コマンドがどの時点のものをシンクロナスＤＲＡ
Ｍが実行するのか、また、Ｍ＃１〜Ｍ＃ｎのｎ個のシン
クロナスＤＲＡＭの内どのシンクロナスＤＲＡＭに対し
てコマンドが与えられているのかを決定するために、チ
ップセレクト信号ＣＳ＃１〜ＣＳ＃ｎがそれぞれ入力さ
れており、コマンドを与えたいシンクロナスＤＲＡＭの
みコマンドが入力されるタイミングでチップセレクト信
号が１になる。さらに、シンクロナスＤＲＡＭ内のメモ
リセルのアドレスを指定するアドレスバス（ＡＤＤ．Ｂ
ＵＳ）とＭＣとＭ＃１〜Ｍ＃ｎとの間でデータのやり取
りを行うデータバス（ＤＡＴＡ．ＢＵＳ）を備えてい
る。

【０００５】図８は、従来のＭＣとただ１つのシンクロ
ナスＤＲＡＭ（Ｍ＃ｉ）に着目した場合の、各信号の接
続を説明するための図である。チップセレクト信号は説
明の簡略化のため省略されている。

【０００６】ＣＬＫとコマンド信号、アドレスバスはＭ
ＣからＭ＃ｉへの一方向の信号でありＭＣ側にそれぞれ
ドライバを備え、Ｍ＃ｉ側にはそれを受信するためそれ
ぞれレシーバを備える。しかしながら、データバスに関
しては、ＭＣとＭ＃ｉとの双方向の信号となるため、Ｍ
Ｃ側、Ｍ＃ｉ側それぞれにドライバとレシーバを備え
る。クロックレシーバは内部クロック（ＩＣＬＫ）を発
生し、コマンド、アドレス、データ等のラッチ及び読み
出しデータの送出に使用される。ラッチとはＣＬＫが０
から１に上がった場合、次のサイクルすなわち次の０か
ら１になるまで信号を保持しておくことを意味する。

【０００７】この操作によりＣＬＫが０から１になった
後には、例えばＲＡＳＢを１から０に変化させても、Ｍ
＃ｉの内部のコマンドラッチ回路１からさらに先に接続
される部分には伝達されない回路になっている。その他
の信号に関しても同様である。この動作は、ＣＬＫのサ
イクル毎にコマンドを受け付けるとも言い換えることが
できる。

【０００８】ここで、図９と図１０を参照してライト／
リードの動作を説明する。まず、図９はライト動作を説
明する各Ｍ＃ｉへの入力信号の波形を示す。信号名の後
に付けられた＃番号は、本発明の実施形態を説明するた
めの図２におけるＭ（＃番号）に対応している。まず、
クロック＃０が周期的に「０／１」を繰り返している。
コマンド＃０は白抜きの部分に対応し、Ｍ＃０ではクロ
ック＃０が「０」から「１」に変位するタイミングでラ
ッチされる。コマンド＃０とアドレス＃０において斜線
が引かれた部分は、チップセレクト信号ＣＳ＃０が
「０」の状態にある期間であり、白抜きの部分が「１」
の状態にある期間である。

【０００９】ＣＳ＃０が「０」の状態である場合は、コ
マンドを形成する各信号が「０」または「１」のいずれ
の状態にあってもよく、それは未だＭ＃ｉに受け付けら
れていないことを意味する。アドレス＃０に関しても同
様である。データ＃０は「０」と「１」以外に「０」と
「１」とのほぼ中間電位をとる状態「Ｈｉ−ｚ」があ
り、それはライト動作期間中のライトデータとリード動
作からのリードデータがデータバス上にない場合の状態
である。ライトデータがＭ＃０に与えられるライトコマ
ンド、カラムアドレスと同じ時間に与えられる。

【００１０】Ｍ＃２、Ｍ＃４に対しても同様のライト動
作が行われる。図９において、Ｔｄ＃２とＴｄ＃４はそ
れぞれ、ＭＣからＭ＃２およびＭ＃４にクロック、コマ
ンド、アドレスの各信号が到達するのに要する遅延時間
を意味している。Ｍ＃０を基準としているのは、ＭＣに
Ｍ＃０が物理的に最も近くに配置され、ＭＣからＭ＃０
までの遅延時間はほぼ「０」となるからである。

【００１１】遅延時間を引き起こす原因は各信号線に付
随する寄生抵抗と寄生容量であり、遅延時間は配線距離
とほぼ比例の関係にある。したがって、Ｔｄ＃２と比較
してＴｄ＃４は増大する。また、特にデータバスは寄生
容量の点において、コマンド信号やアドレス信号やクロ
ックより大きいために、Ｔｄｄ＃２はＴｄ＃２より大き
く、同様にＴｄｄ＃４はＴｄ＃４より大きくなってい
る。寄生容量がデータバスに多く付く理由は、図８に見
られるように、データバスのみＭ＃ｉ側にレシーバとド
ライバを共に備え、さらにＭ＃ｉは多数配置されるため
に、他の信号に対しドライバの寄生容量増加分が寄与す
るからである。

【００１２】図９でさらにＴｓ＃０が定義されている
が、これはセットアップ時間と呼ばれる。データバスの
データに対するセットアップ時間は、Ｔｓｄ＃２、Ｔｓ
ｄ＃４と表記してある。図９を見て分かるように、セッ
トアップ時間はクロックを基準に定義されるので、クロ
ックとコマンドとアドレスは遅延時間が揃っている。こ
のため、これらの信号に対するセットアップ時間には場
所による依存は見られない。しかし、ライトデータに関
しては、遅延時間がその他の信号より多くなるため、セ
ットアップ時間はＭＣからの配線距離の増加に伴い短く
なっていくことが解る。

【００１３】次に従来のリード動作を図１０を用いて説
明する。リード動作に対してもライト動作と同様にリー
ドコマンドとアドレスが与えられる。Ｔｄ＃２、Ｔｄ＃
４は遅延時間を表す。ライト動作との違いは、リードデ
ータの読み出される時間が、コマンドやアドレスがＭＣ
から与えられる時間と同一ではない点にある。Ｍ＃ｉ内
部において、リードコマンドとアドレスをＭＣから受信
してからデータバスに読み出されてくるまでの時間Ｔａ
ｃ＃０、Ｔａｃ＃２、Ｔａｃ＃４の時間が必要で、これ
らは互いに等しい時間となっている。そのため、たとえ
ばＭ＃２におけるリードデータは、ＭＣにおけるクロッ
ク＃ｍｃに対して、Ｔｄ＃２＋Ｔａｃ＃２の時間を経て
読み出される。

【００１４】Ｍ＃４ではＴｄ＃４＋Ｔａｃ＃４となる。
さらにＭＣにこれらのリードデータが到達するために、
それぞれＴｄｄｆ＃２、Ｔｄｄｆ＃４の時間を必要とす
る。これは、データ＃ｍｃｆ２とデータ＃ｍｃｆ４でそ
れぞれ示されている。リードデータのセットアップ時間
は、ライト動作の場合が各Ｍ＃ｉのクロック＃ｉに対し
て定義されていたのに対して、リードデータを受信する
ＭＣのクロック＃ｍｃに対して定義され、図１０におい
て、データ＃ｍｃｆ０に対してはＴｓｄｆ＃０が、デー
タ＃ｍｃｆ２に対してはＴｓｄｆ＃２が、それぞれ対応
している。ただし、データ＃ｍｃｆ４に対しては、遅延
時間が大きすぎるために基準時点の後方となりセットア
ップ時間が取れないため、表記していない。

【００１５】ここで、シンクロナスＤＲＡＭにおけるセ
ットアップ時間の役割を、図１１〜１３を用いて説明す
る。図１１は、入力信号ＩＮをトランスファゲートＴＧ
を介して出力信号ＯＵＴとしてラッチをかける動作をす
る回路を示している。また、図１２、図１３は共に図１
１に記された信号Φ、ＩＮ、ＯＵＴの動作波形図であ
り、図１２はセットアップ時間が十分な時間とれなかっ
た場合に起こる不具合を、図１３はホールド時間が十分
にとれなかった場合に起こる不具合を、それぞれ説明す
る図である。ここで、ホールド時間とは、基準信号Φが
０から１（ΦＢは１から０）になった後の時間に対して
入力ＩＮを保持しておく時間をさし、図ではＴｈｏｌｄ
で示される。セットアップ時間は図１２でＴｓｅｔｕｐ
で示されている。

【００１６】図１１〜図１３の例では、入力ＩＮが１を
伝達し、ラッチ信号Φがラッチをかけ、出力ＯＵＴが１
に保持される場合を想定している。しかしながら、仮に
Ｔｓｅｔｕｐが短すぎるとＯＵＴが十分に遷移するまで
にＴＧが閉まることになり、ＯＵＴは１に固定されきれ
ず０のレベルに戻ってしまうことが起きる。これは、Ｔ
ｓｅｔｕｐが短すぎる場合の不具合の内容である。逆に
Ｔｈｏｌｄを短く取りすぎるとＯＵＴは一旦は１のレベ
ルに遷移し安定しているのであるが、ＴＧが閉じる動作
中にＩＮが１から０に遷移してしまう。このために、Ｉ
Ｎの０のレベルをＴＧが閉じきる時間までに取り込んで
しまい、ＯＵＴが結局０に落ちてしまう現象を表してい
る。これは、Ｔｈｏｌｄが短すぎるために引き起こされ
る不具合の内容である。以上のことから、基準信号に対
しＴｓｅｔｕｐとＴｈｏｌｄが必要十分とられていない
と、ＭＣとＭ＃ｉとの間で信号の授受ができないことが
理解される。

【００１７】しかし、近年クロックの高周波数化によ
り、クロック周期が短くなり、セットアップ時間とホー
ルド時間の合計の最大値は略クロック周期に対応する
が、信号の配線の遅延時間（１ｎｓ〜２ｎｓ）が寄与し
てくるクロック周期（５ｎｓ以下）となり、その結果セ
ットアップ時間が十分取れない、または、ホールド時間
が十分とれないという問題がさかんに議論されている。
これは、短時間に大量のデータの授受を行うシステム
が、この問題のために、さらなる高周波数化、または高
速化を実現できない状態にあることに起因する。その理
由は、図１０において明確に示されている。

【００１８】図１０では、Ｍ＃４から読み出されたデー
タ＃ｍｃｆ４が、ＭＣでのラッチ時間に間に合わない、
また、Ｍ＃２から読み出されたデータ＃ｍｃｆ２は必要
十分なセットアップ時間Ｔｓｄｆ＃２が取れていないと
いう現象が見られる。ライト動作に関する図９では、同
様にＴｓｄ＃４でセットアップ時間が短くなっている
が、図１０のリード動作に見られる程顕著ではない。こ
れは、コマンド、アドレス、書き込みデータがＭＣから
Ｍ＃ｉへの同一の一方向であることに対して、リード動
作では、コマンド、アドレスの伝達方向とリードデータ
の伝達方向とが逆であるため遅延時間がＭ＃ｉの場所に
よりライト動作以上に大きく変化することが原因となっ
ている。よって、リード動作におけるセットアップ時間
を改善することが課題である。

【００１９】今仮に、リード動作時のセットアップ時間
を改善するために、図１０に示された読み出し遅延時間
Ｔａｃ＃ｉを短くとり、Ｔｓｄｆ＃ｉを長くする改造を
全てのＭ＃ｉに施したとする。すると、今度は、ＭＣか
ら見て近端側におかれるＭ＃ｉの読み出しデータ、例え
ば、データ＃ｍｃｆ０のホールド時間Ｔｈｄｆ＃０が短
くなりすぎ不具合を起こすことになる。全てのＭ＃ｉが
同様にリードデータが読み出される時間を時間的に前に
ずらせば、ＭＣからみて遠端側に配置されたデータ＃ｍ
ｃｆ２のセットアップ時間Ｔｓｄｆ＃２は改善される。
しかし、データ＃ｍｃｆ４のセットアップ時間をとる程
までに時間を前にずらせば、図から明らかに、データ＃
ｍｃｆ０のホールド時間Ｔｈｄｆ＃０がとれなくなって
しまう。そこで、信号配線の遅延時間を極力小さくする
ことによりこの問題を解決する方法が考えられる。この
方法のより具体的な一例を、他の従来例として下に掲げ
る。

【００２０】本願発明と技術分野の類似する他の従来例
として、特開平３−２２２１９２号公報の「半導体集積
回路装置」がある。本他の従来例では、複数のランダム
アクセスメモリを備えた論理機能付メモリ等に、クロッ
ク信号をＥＣＬレベルのまま各ランダムアクセスメモリ
に中継分配し、且つ各ランダムアクセスメモリまでの距
離のバラツキが最小となるべく半導体基板面の中央部に
配置されるクロック分配回路を共通に設ける。所定のク
ロック信号をもとにＭＯＳレベルの内部クロック信号を
形成するクロックスイッチアンプと、上記内部クロック
信号をもとに書き込み動作に必要な所定の書き込みパル
スを形成し、且つその立ち上がりタイミング及び信号振
幅等を調整しうる書き込みパルス発生回路とを、各ラン
ダムアクセスメモリに対応して個別に設ける。このこと
で、内部クロック信号と書き込みパルスとの間並びに各
ランダムアクセスメモリの書き込みパルス相互間のスキ
ューを抑制し、論理機能付メモリの書き込み動作を高速
化できる、としている。

【００２１】

【発明が解決しようとする課題】しかしながら、上記他
の従来例等で多少の改善はされるが、それでもクロック
周期が急速に短縮化される現在の技術進歩においては、
いずれ配線の遅延時間の寄与が顕在化して、再びこの問
題に直面することになる。よって、本質的な解決策とは
なっていない問題点を伴う。

【００２２】本発明は、メモリコントローラとシンクロ
ナスＤＲＡＭ群を接続するデータバスやクロック等の配
線の負荷による、信号伝播遅延、スキューずれによる誤
動作を防止した半導体記憶装置を提供することを目的と
する。

【００２３】

【課題を解決するための手段】かかる目的を達成するた
め、本発明の半導体記憶装置は、列状またはアレイ状に
配置された複数の記憶素子群（Ｍ＃ｉ（但し、ｉは０≦
ｉ≦ｎ、ｎは１以上の自然数））とこの記憶素子群のメ
モリコントローラを有し、このメモリコントローラから
発生するリファレンスクロック信号が複数の記憶素子群
のそれぞれに接続され、さらにメモリコントローラと複
数の記憶素子群との間がクロック、コマンド信号、アド
レスバス、データバスで接続されてなる半導体記憶装置
であり、記憶素子群（Ｍ＃ｉ）はリファレンスクロック
信号（ＲＣＬＫ）を受信する２個の端子（ＲＣＬＫ１＃
ｉ、ＲＣＬＫ２＃ｉ）を備え、メモリコントローラ（Ｍ
Ｃ）からのリファレンスクロック信号（ＲＣＬＫ）用の
信号線を最遠端に配置された記憶素子群（Ｍ＃ｎ）へ接
続し、この記憶素子群（Ｍ＃ｎ）から最近端の記憶素子
群（Ｍ＃０）まで一方の端子（ＲＣＬＫ１＃ｉ）間を順
次接続した第１の信号線と、リファレンスクロック信号
（ＲＣＬＫ）用の信号線を最近端の記憶素子群（Ｍ＃
０）から最遠端の記憶素子群（Ｍ＃ｎ）まで他方の端子
（ＲＣＬＫ２＃ｉ）間を順次接続した第２の信号線と、
を有して構成されたことを特徴としている。

【００２４】さらに、上記の半導体記憶装置は、メモリ
コントローラ（ＭＣ）と記憶素子群（Ｍ＃ｉ）の動作の
同期をとるために、メモリコントローラ（ＭＣ）内にク
ロックドライバと、記憶素子群（Ｍ＃ｉ）内にクロック
レシーバとを有し、記憶素子群（Ｍ＃ｉ）内に差分検知
回路を有し、この差分検知回路は２個の端子（ＲＣＬＫ
１＃ｉ、ＲＣＬＫ２＃ｉ）間で受信したリファレンスク
ロック信号の時間差量を検知し、時間差量の大きさに応
じてリードデータの出力時間を調整可能とするとよい。

【００２５】また、上記の時間差量を、所定の判定値
「０〜ｍ」（ただし、ｍは任意の自然数）として出力さ
せ、リードデータの出力時間を調整する出力制御クロッ
ク発生回路を有し、この出力制御クロック発生回路はク
ロックレシーバで発生させた内部クロック（ＩＣＬＫ）
および所定の判定値「０〜ｍ」を取り入れ、所定の出力
クロック（ＯＣＬＫ）を出力するとよい。

【００２６】なお、所定の出力クロック（ＯＣＬＫ）は
時間的に任意に移動させ、したがって、この出力クロッ
ク（ＯＣＬＫ）はクロックドライバが出力するクロック
（ＣＬＫ）と任意に周期および／または位相を持たせる
ことを可能とするとよい。

【００２７】

【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体記憶装置の実施の形態を詳細に説明する。図
１〜図７を参照すると本発明の半導体記憶装置の一実施
形態が示されている。

【００２８】＜全体構成＞図１および図２は、本実施形
態の半導体記憶装置の全体構成例を示すブロック回路図
である。本実施形態の半導体記憶装置は、シンクロナス
ＤＲＡＭ（Ｍ＃ｉ）のリード動作に関して、メモリコン
トローラ（ＭＣ）が、ＭＣに接続される全てのＭ＃ｉか
ら送出される全てのリードデータの取得において、ラッ
チ可能なセットアップ時間とホールド時間を与え、配線
の負荷による信号伝播遅延、スキューずれ等を補償して
いる。この内容を以下に詳述する。

【００２９】図１および図２において、メモリコントロ
ーラ（ＭＣ）にリファレンスクロックドライバを備え
る。シンクロナスＤＲＡＭ（Ｍ＃ｉ）にはリファレンス
クロックドライバから出力される信号ＲＣＬＫを受信す
る端子ＲＣＬＫ１＃ｉとＲＣＬＫ２＃ｉを備える。ＲＣ
ＬＫのＭ＃ｉに対する接続方法は図２で示される。ま
ず、ＭＣに対し最遠端に配置されるＭ＃ｎのＲＣＬＫ１
＃ｎに接続され、順々に近端側に配置されるＭ＃ｉのＲ
ＣＬＫ１＃ｉに接続された最後に最近端に配置されるＭ
＃０のＲＣＬＫ１＃０に接続される。

【００３０】次にＲＣＬＫはＲＣＬＫ２＃０に接続さ
れ、今度は逆に遠端に向って順々にＲＣＬＫ２＃ｉに接
続され、最後に最遠端に配置されたＭ＃ｎのＲＣＬＫ２
＃ｎに接続される。また、図１に示されるようにシンク
ロナスＤＲＡＭ（Ｍ＃ｉ）には、差分検知回路及び出力
制御クロック発生回路を備える。差分検知回路はＲＣＬ
Ｋを受信するリファレンスクロックレシーバ１、２の出
力を取り入れ、判定値０〜ｍの信号を出力する。出力制
御クロック発生回路はクロックレシーバで発生した内部
クロック（ＩＣＬＫ）および判定値０〜ｍを取り入れ、
出力クロック（ＯＣＬＫ）を発生する。ＯＣＬＫはデー
タ出力回路１〜ｎに入力される。

【００３１】＜作用＞図２から明らかなように、ＲＣＬ
ＫがＭＣから発生した際、ＲＣＬＫ１＃ｉで受信する時
間とＲＣＬＫ２＃ｉで受信する時間との差（Ｔｄｒｃｌ
ｋ＃ｉ）には、Ｍ＃ｉがＭＣからみてどの程度の距離に
配置されているかという配置位置との相関関係が存在す
る。すなわち、ＭＣに対し最近端に配置されるＭ＃０で
のＴｄｒｃｌｋ＃０は最も小さく、最遠端に配置される
Ｍ＃ｎでのＴｄｒｃｌｋ＃ｎは最も大きい。図１の差分
検知回路は、このＴｄｃｌｋ＃ｉの大きさの程度を判断
し、判定値０〜ｍを出力する。この判定値０〜ｍは、Ｔ
ｄｃｌｋ＃ｉの大きさをＭ＋１段階のステップで評価す
る。

【００３２】出力制御クロック発生回路は、内部クロッ
ク（ＩＣＬＫ）を入力し、ＩＣＬＫと同周期のクロック
（ＦＣＬＫ）を発生させる。また、ＩＣＬＫは、ＣＬＫ
と同周期であるのでＣＬＫとＦＣＬＫは同周期である。
さらに、出力制御クロック発生回路は、ＯＣＬＫの位相
を時間的に任意に移動させることが可能である。したが
って、ＯＣＬＫはＣＬＫと完全に同一の周期、位相を持
たせることや、さらにＣＬＫより位相が進んだクロック
等とすることができる。

【００３３】出力制御クロック発生回路には、判定値０
〜ｍも入力される。任意の位相かつＣＬＫと同一周期の
ＯＣＬＫを発生可能な出力制御クロック発生回路は、Ｏ
ＣＬＫの位相を判定値０〜ｍにしたがって所定の位相に
固定する。判定値０〜ｍはＴｄｃｌｋ＃ｉの大きさを反
映しており、Ｔｄｃｌｋ＃ｉが大きければ大きいほどＯ
ＣＬＫの位相が時間的に前にずれるようにしてある。デ
ータ出力回路１〜ｎには、ＯＣＬＫが制御用クロックと
して入力される。

【００３４】リードコマンドを受信したシンクロナスＤ
ＲＡＭ（Ｍ＃ｉ）は、アドレスにより指定されたメモリ
セルの情報を増幅し、内部リードライトバス上に転送す
る。この内部リードライトバス上のデータをＭ＃ｉの外
部へ出力する時間を決定するのがデータ出力回路１〜ｎ
の役割である。データ出力回路１〜ｎは、所定の時間が
くるまでリードライトバス上のデータをデータドライバ
に転送しない。転送時間は、アウトプットイネーブル信
号（ＯＥ）が１になりＯＣＬＫが０から１になるタイミ
ングとなっている。ＯＥは、リードコマンドが入力され
た時間から所定の時間を経て１になる信号であり、周期
的に発生するＦＣＬＫの０から１になるハイエッジ内ど
のハイエッジによってデータ出力回路１〜ｎを動作させ
るかを決定する信号である。

【００３５】ＯＣＬＫの位相は、Ｍ＃０が最も時間的に
遅れ、Ｍ＃ｉがＭＣから遠ざかる、または信号配線が長
くなるにしたがい時間的に位相が進んだものとなる。図
３に本実施形態のリード動作を波形により示す。ＯＣＬ
Ｋの位相が時間的に前にずれるとＴａｃ＃ｉはその分短
い時間となる。すなわち、Ｔａｃ＃ｉには次の関係
（１）が成り立つ。Ｔａｃ＃０＞Ｔａｃ＃１＞Ｔａｃ＃２＞・・・・＞Ｔａｃ＃ｎ（１）

【００３６】コマンド、クロック、アドレスがＭ＃ｉに
到着するまでの時間Ｔｄ＃ｉ及びリードされたデータ＃
ｉがＭＣに到着するまでの時間Ｔｄｄｆ＃ｉは、従来と
同様である。ＭＣから遠端側にあるＭ＃４からデータ＃
ｍｃｆ４がＭＣに到着するのは、リードコマンドをＭＣ
が発信してから時間（Ｔｄ＃４＋Ｔａｃ＃４＋Ｔｄｄｆ
＃４）経た後である。

【００３７】＜構成の細部＞本実施形態の各部の構成例
を図４、図５、図６、図７に示す。まず、図４は差分検
知回路の一実施例である。リファレンスクロックレシー
バ１、及び２がそれぞれ出力するＩＲＣＬＫ１、ＩＲＣ
ＬＫ２はイクスクルーシブオア回路４１に入力されＤＲ
ＣＬＫを出力する。ＤＲＣＬＫはＩＲＣＬＫ１が０から
１になる時間とＩＲＣＬＫ２が０から１になるまでの時
間の差分だけ１を出力する。この様子は図６に示され、
図中の記号Ｔｄｃが時間の差分を意味する。

【００３８】図４において、差分Ｔｄｃの長さをもつ信
号ＤＲＣＬＫが出力されると、Ｎチャネル型トランジス
タ（以降、ＮＴＲともいう）４６がオンする。同様にア
ンド４２が１を出力すればＮＴＲ４７はオンし、アンド
４３が１を出力すればＮＴＲ４８はオンする。しかし、
アンド４２が１を出力する条件は、Ｔｄｃがインバータ
２段以上の時間的長さが必要である。また、アンド４３
が１を出力する条件は、Ｔｄｃがインバータ４段以上の
時間的長さが必要である。

【００３９】リファレンスクロックＩＲＣＬＫ１、２が
出力される以前の図４中の各信号のレベルを以下に述べ
る。ＰＲＥは「０」、信号４９及び４１０及び４１１は
「１」、信号Φは「０」、信号ΦＢは「１」、信号４１
２及び４１３及び４１４は「０」、判定値０〜２は
「０」となっている。ここで、ＰＲＥは０から１になり
Ｐチャネル型トランジスタ４４はオフする。以上の状態
でＩＲＣＬＫ１、２が入力される。このときＮＴＲ４
６、４７、４８は少なくとも一つはオンするが、その後
信号Φが０から１に、信号ΦＢが１から０になり、信号
４１２、４１３、４１４の状態がラッチされる。このラ
ッチ後の状態において信号４１２のみが１であればＮＯ
Ｒ４１５が１を出力する。すなわち、判定値０が１にな
る。また、仮に信号４１２、４１３が共に１であったな
らば、今度は判定値１のみ１になる。同様に信号４１
４、４１３、４１２が共に１であったならば、判定値２
のみ１になる。

【００４０】図４には判定値が０〜２までの回路がしる
されているが、容易に０〜ｍまでの判定値を出力するよ
うに回路を増加することが可能である。図５には出力制
御クロック発生回路の具体例として、一般によく知られ
るフェイズロックドループ方式（ＰｈａｓｅＬｏｃｋ
ｅｄＬｏｏｐ；以下、ＰＬＬともいう）を挙げる。図
５のクロックパッドはシンクロナスＤＲＡＭのＣＬＫ端
子を意味する。また、ＶＲＥＦはそれぞれＣＬＫを受信
するリファレンス型クロック初段に入力される基準信号
であり、約０と１の中間電位をとる。リファレンス型ク
ロック初段はＶＲＥＦを基準としてＣＬＫが０か１かを
判断する。リファレンスパッドはこのＶＲＥＦを受ける
端子である。ＩＣＬＫは図１の内部クロックに対応す
る。

【００４１】ＰＬＬは、ＰＤ（フェイズディテクタ／Ｐ
ｈａｓｅＤｅｔｅｃｔｏｒ）と、ＣＰ（チャージポン
プ／ＣｈａｒｇｅＰｕｍｐ）とＬＰＦ（ロウパスフィ
ルタ／ＬｏｗＰａｓｓＦｉｌｔｅｒ）とＶＣＯ（ボ
ルテージコントロールドオッシレータ／Ｖｏｌｔａｇｅ
ＣｏｎｔｒｏｌｌｅｄＯｓｓｉｌａｔｏｒ）等から
構成される。これらは公知回路である。ＴＧはトランス
ファゲートであり、パス０からパスｍの中から判定値０
〜ｍにしたがっていずれか一つを通過させる。ＴＧを通
過した信号はＦＣＬＫでありＩＣＬＫとＦＣＬＫは共に
ＰＤに入力される。

【００４２】ＰＬＬの働きは、ＩＣＬＫとＦＣＬＫの位
相を揃えることにある。図７に示されるように、ＩＣＬ
ＫとＦＣＬＫの位相はＰＬＬの働きにより揃えられる。
Ｔｘは、ＰＤにＣＬＫが入力されてからＶＣＯの出力が
でるまでの遅延時間を表す。同様に、Ｔｄ２はインバー
タと配線の負荷で構成された経路を信号が通過するのに
要する時間、Ｔｄ１はＣＬＫがＩＣＬＫとして出力され
るまでに要する時間である。

【００４３】Ｔｄ３ｍは、パス０〜ｍの内どれを選択す
るかで変化する時間であり、図５では判定値ｍが１とな
りパスｍが選択された場合にこの区間を、信号が通過す
るのに要する時間である。次に図７の波形を用いて図５
の動作を説明する。ＣＬＫが入力されてからＴｄ１の遅
延時間を経てＩＣＬＫが出力される。ＰＬＬの働きによ
りＰＬＬを通過する遅延時間Ｔｘは最適に調整され、こ
の時ＦＣＬＫの位相は丁度ＣＬＫの位相と等しくなるよ
うになる。

【００４４】（Ｔｄ１＋Ｔｘ＋Ｔｄ３ｉ）＞（Ｔｄ１＋Ｔｘ＋Ｔｄ２）（２）式（２）の関係が成り立つためにＯＣＬＫ１は、ＦＣＬ
Ｋより位相が進んでいる。

【００４５】Ｔｄ３ｉ＝（Ｔｄ１＋Ｔｄ２）（３）さらに、図では式（３）の関係が成り立つ場合を図示し
てあり、この場合ＣＬＫとＯＣＬＫ１は位相がそろう。

【００４６】Ｔｄ３ｉ’＝（（Ｔｄ１＋Ｔｄ２）＋Ｔｄｆ）（４）ＯＣＬＫ２の場合は、式（４）の関係が成り立つ場合を
示してある。これはＴｄ３ｉ’が判定値により時間の長
いパスに変更されＴＧからＦＣＬＫとして出力されたこ
とを示す。この場合、ＣＬＫと比較してＯＣＬＫ２はＴ
ｄｆ分だけ位相が進んでいる。

【００４７】次にＦＣＬＫの位相を決定するためには、
リファレンスクロックからの情報をラッチしなければな
らないが、その具体的設定方法例を図６により説明す
る。まず、リファレンスクロックはリファレンスクロッ
ク出力サイクル中に出力される。この結果、Ｍ＃ｎで
は、ＩＲＣＬＫ１＃ｎとＩＲＣＬＫ２＃ｎが図６のよう
に受信され、差分検知回路内ではＴｄｃの幅をもつＤＲ
ＣＬＫ＃ｎが出力される。次にモードレジスタセットサ
イクル中にΦ＃ｎが出力され、Ｔｄｃの長さに応じて出
力される判定値０〜ｍがラッチされる。

【００４８】ここで、モードレジスタセットとはシンク
ロナスＤＲＡＭの動作モードを規定するために行われる
コマンドであり、アドレスの組み合わせでバースト長、
レイテンシ等々を決定する。これらバースト、レイテン
シに関しては、本内容とはそれるために簡単化のため説
明を省略する。次にリファレンスクロックリセットサイ
クルではリファレンスクロックは０に戻される。

【００４９】図６中データ＃ｎは未使用のためＨｉ−ｚ
の状態にあり、信号ＭＲＳ＃ｎはモードレジスタセット
コマンドが受信されたことを示すＭ＃ｎ内部の信号であ
る。以上の３サイクルによりＭ＃ｎはラッチされた判定
値に従ってＦＣＬＫの位相を決定する。

【００５０】上記の実施形態では、図３におけるＭ＃４
がＭＣからみて最遠端に配置されるならば、Ｍ＃４から
のリードデータのＭＣ受信の際のセットアップ時間はＴ
ｓｄｆ＃４となり、従来のシステムではセットアップ時
間がとれず不具合を起こしていたが、セットアップ時間
が確保されている。また、ＭＣからみて最近端にあるＭ
＃０のリードデータのホールド時間Ｔｈｄｆ＃０である
が、従来の技術では遠端側のＴｓｄｆ＃４を確保すると
Ｔｈｄｆ＃０が短くなりすぎていたが、本実施形態では
Ｍ＃０のＯＣＬＫの位相は早められずＴａｃ＃０を最適
にとっているためＴｈｄｆ＃０は確保される。

【００５１】このようにいずれのＭ＃ｉにおいても最適
のＴａｃ＃０を作り出すために、データ＃ｍｃｆｉのＴ
ｓｄｆ＃ｉおよびＴｈｄｆ＃ｉは適度に確保され、不具
合を起こさず動作可能となる。この結果システムの高速
化が可能となる。

【００５２】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。例えば、上記実施形態において、差分検
知回路、出力制御クロック発生回路、リファレンスクロ
ックラッチ方法の実施具体例をあげたが、この方法に限
定されるものではない。

【００５３】

【発明の効果】以上の説明より明かなように、本発明の
半導体記憶装置は、記憶素子群（Ｍ＃ｉ）はリファレン
スクロック信号（ＲＣＬＫ）を受信する２個の端子を備
え、一方でメモリコントローラ（ＭＣ）からのリファレ
ンスクロック信号（ＲＣＬＫ）用の信号線を最遠端に配
置された記憶素子群（Ｍ＃ｎ）へ接続後、この記憶素子
群（Ｍ＃ｎ）から最近端の記憶素子群（Ｍ＃０）まで一
方の端子間を順次接続し、他方でリファレンスクロック
信号（ＲＣＬＫ）用の信号線を最近端の記憶素子群（Ｍ
＃０）から最遠端の記憶素子群（Ｍ＃ｎ）まで他方の端
子間を順次接続している。

【００５４】本構成のリファレンスクロックによりもた
らされる遅延時間情報により、各Ｍ＃ｉがそれぞれ最適
のリードデータ読み出し時間を設定し、すべてのＭ＃ｉ
からのリードデータのセットアップ時間、およびホール
ド時間を確保することを可能とする。よって、ＭＣとシ
ステム上のすべてのＭ＃ｉとの間で高い周波数のＣＬＫ
に対してもリード動作が可能となる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の実施形態のメモリコ
ントローラおよびシンクロナスＤＲＡＭの構成を示すブ
ロック図である。

【図２】メモリコントローラとシンクロナスＤＲＡＭ群
間の信号の接続を説明するための回路図である。

【図３】リード動作例を示すタイミング波形図である。

【図４】差分検知回路の具体的な構成例を示す回路図で
ある。

【図５】出力制御クロック発生回路の具体的な構成例を
示す回路ブロック図である。

【図６】リファレンスクロックラッチ方法の動作例を示
すタイミング波形図である。

【図７】出力制御クロック発生回路の動作例を示す波形
図である。

【図８】従来のメモリコントローラ及びシンクロナスＤ
ＲＡＭの構成例を示すブロック図である。

【図９】従来のライト動作例を示すタイミング波形図で
ある。

【図１０】従来のリード動作例を示すタイミング波形図
である。

【図１１】信号のラッチ動作を説明するためのラッチ回
路図である。

【図１２】信号のセットアップ時間を説明するためのタ
イミング波形図である。

【図１３】信号のホールド時間を説明するためのタイミ
ング波形図である。

【符号の説明】

ＭＣメモリコントローラＭ＃ｉシンクロナスＤＲＡＭＲＣＬＫ＃ｉリファレンスクロックＲＣＬＫ１＃ｉ、ＲＣＬＫ２＃ｉリファレンスクロッ
ク入力端子ＣＬＫクロックＣＳ＃ｉチップセレクト信号ＡＤＤ．ＢＵＳアドレスバスＤＡＴＡ．ＢＵＳデータバスＴａｃ＃ｉシンクロナスＤＲＡＭ内でのリードデータ
読み出し時間Ｔｄ＃ｉクロック、アドレス、コマンド信号の遅延時
間Ｔｄｄ＃ｉデータ信号の遅延時間Ｔｓｄｆ＃ｉリードデータのセットアップ時間Ｔｈｄｆ＃ｉリードデータのホールド時間ＩＲＣＬＫ１、ＩＲＣＬＫ２リファレンスクロックの
レシーバの出力信号Ｔｄ１、Ｔｄ２、Ｔｄ３ｍ信号の伝播時間ＤＲＣＬＫイクスクルーシブＯＲの出力 Φ＃ｎ判定値のラッチ信号ＭＲＳ＃ｎモードレジスタセット信号ＯＣＬＫ出力用クロックＴｄｆ、Ｔｄｘ信号の伝播時間

Claims

【特許請求の範囲】

【請求項１】列状またはアレイ状に配置された複数の
記憶素子群（Ｍ＃ｉ（但し、ｉは０≦ｉ≦ｎ、ｎは１以
上の自然数））と該記憶素子群のメモリコントローラを
有し、該メモリコントローラから発生するリファレンス
クロック信号が前記複数の記憶素子群のそれぞれに接続
され、さらに前記メモリコントローラと前記複数の記憶
素子群との間がクロック、コマンド信号、アドレスバ
ス、データバスで接続されてなる半導体記憶装置におい
て、前記記憶素子群（Ｍ＃ｉ）は前記リファレンスクロック
信号（ＲＣＬＫ）を受信する２個の端子（ＲＣＬＫ１＃
ｉ、ＲＣＬＫ２＃ｉ）を備え、前記メモリコントローラ（ＭＣ）からのリファレンスク
ロック信号（ＲＣＬＫ）用の信号線を最遠端に配置され
た記憶素子群（Ｍ＃ｎ）へ接続し、該記憶素子群（Ｍ＃
ｎ）から最近端の記憶素子群（Ｍ＃０）まで一方の端子
（ＲＣＬＫ１＃ｉ）間を順次接続した第１の信号線と、前記リファレンスクロック信号（ＲＣＬＫ）用の信号線
を前記最近端の記憶素子群（Ｍ＃０）から前記最遠端の
記憶素子群（Ｍ＃ｎ）まで他方の端子（ＲＣＬＫ２＃
ｉ）間を順次接続した第２の信号線と、を有して構成さ
れたことを特徴とする半導体記憶装置。
【請求項２】前記半導体記憶装置は、さらに、前記メ
モリコントローラ（ＭＣ）と前記記憶素子群（Ｍ＃ｉ）
の動作の同期をとるために、前記メモリコントローラ
（ＭＣ）内にクロックドライバと、前記記憶素子群（Ｍ
＃ｉ）内にクロックレシーバとを有することを特徴とす
る請求項１記載の半導体記憶装置。
【請求項３】前記半導体記憶装置は、さらに、前記記
憶素子群（Ｍ＃ｉ）内に差分検知回路を有し、該差分検
知回路は前記２個の端子（ＲＣＬＫ１＃ｉ、ＲＣＬＫ２
＃ｉ）間で受信した前記リファレンスクロック信号の時
間差量を検知し、該時間差量の大きさに応じてリードデ
ータの出力時間を調整可能としたことを特徴とする請求
項１または２記載の半導体記憶装置。
【請求項４】前記時間差量は、所定の判定値「０〜
ｍ」（ただし、ｍは任意の自然数）として出力されるこ
とを特徴とする請求項３記載の半導体記憶装置。
【請求項５】前記半導体記憶装置は、前記リードデー
タの出力時間を調整する出力制御クロック発生回路を有
し、該出力制御クロック発生回路は前記クロックレシー
バで発生させた内部クロック（ＩＣＬＫ）および前記所
定の判定値「０〜ｍ」を取り入れ、所定の出力クロック
（ＯＣＬＫ）を出力することを特徴とする請求項２から
４の何れか１項に記載の半導体記憶装置。
【請求項６】前記所定の出力クロック（ＯＣＬＫ）
は、時間的に任意に移動させ、したがって、該出力クロ
ック（ＯＣＬＫ）は前記クロックドライバが出力するク
ロック（ＣＬＫ）と任意に周期および／または位相を持
たせることを可能としたことを特徴とする請求項５記載
の半導体記憶装置。