KR19990023844A

KR19990023844A - 반도체 기억 장치

Info

Publication number: KR19990023844A
Application number: KR1019980034408A
Authority: KR
Inventors: 야스시 마쯔바라; 히로시 이시오까
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-08-25
Filing date: 1998-08-25
Publication date: 1999-03-25
Also published as: JPH1166852A; JP3211739B2; CN1196136C; US5953286A; KR100319503B1; CN1209630A

Abstract

데이타 버스나 클럭 등의 배선의 부하에 의한 신호 전파 지연, 스큐 어긋남 등에 의한 오동작을 방지한 반도체 기억 장치를 얻는다.

메모리 컨트롤러 MC로부터의 기준 클럭 신호 RCLK 용의 신호선을 최원단(最遠端)에 배치된 기억 소자군 M#n에 접속한 후, 이 기억 소자군 M#n 으로부터 최근단(最近端)의 기억 소자군 M#0까지 제1 단자의 RCLK1#i사이를 순차 접속한다. 또한, 기준 클럭 신호 RCLK 용의 신호선을 최근단의 기억 소자군 M#0으로부터 최원단의 기억 소자군 M#n까지 제2 단자 RCLK2#i 사이를 순차 접속한다. 본 구성의 기준 클럭에 의해 초래되는 지연 시간 정보에 의해, 각 M#i가 각각 최적의 리드 데이타 판독 시간을 설정하고, 모든 M#i로부터의 리드 데이타의 셋업 시간, 및 홀드 시간을 확보하는 것이 가능해진다.

Description

반도체 기억 장치

본 발명은 복수의 기억 소자군과 하나의 컨트롤러 회로를 신호선 버스 라인 및 데이타 버스 라인에 의해 접속하여 이루어지는 반도체 기억 장치에 관한 것으로, 특히 데이타의 전송율이 높은 싱크로너스 DRAM이라고 불리는 기억 소자군(메모리 디바이스)을 이용한 반도체 기억 장치에 관한 것이다.

종래, 반도체 기억 장치는 일반적으로 싱크로너스 DRAM으로서 구성된다. 이 싱크로너스 DRAM은, 외부로부터 입력되는 클럭 신호에 맞춰 판독 기록 동작을 행하는 것으로, 커맨드 신호, 판독 어드레스 등을 먼저 입력하는 방식을 취하기 때문에 고속으로 연속 데이타를 추출할 수 있다고 하는 이점을 갖고 있다. 일반적으로 시스템으로서 사용되는 경우, 메모리 컨트롤러(이후, MC 라고도 함)에 대해 복수의 싱크로너스 DRAM (M#1 ∼ M#n)을 일렬로 접속하고, 컨트롤 신호에 따라 동작을 컨트롤한다. 도 2에서의 신호로 말하면, 클럭 신호(CLK), 라스 신호(RASB), 카스 신호(CASB), 라이트 신호(WEB)가 컨트롤 신호에 해당한다. 여기서, 라스, 카스, 라이트 신호는 커맨드 신호라고 하고, 각각의 신호의 하이「1」, 로우「0」의 조합에 의해 여러가지의 커맨드를 형성한다.

커맨드에는 M#1 ∼ M#n으로부터 데이타를 판독하는 리드 커맨드와, 반대로 MC로부터 M#1 ∼ M#n 에의 데이타의 기록을 행하는 라이트 커맨드 등이 존재한다. 리드 커맨드는 RASB가 1, CASB가 0, WEB가 1, 또한 라이트 커맨드는 RASB가 1, CASB가 0, WEB가 0인 상태이다. 또한, 이들 커맨드는 클럭 신호(CLK)에 의해 타이밍의 제한을 받고 있고, CLK가 0에서 1로 변위하는 시간의 RASB, CASB, WEB의 상태를 커맨드로서 인식한다.

CLK는 주기적으로 0과 1을 반복하는 신호이고, 커맨드가 어떤 시점의 것을 싱크로너스 DRAM이 실행하는 것인지, 또는 M#1 ∼ M#n의 n 개의 싱크로너스 DRAM 중 어떤 싱크로너스 DRAM 에 대해 커맨드가 제공되는 지를 결정하기 위해 칩 셀렉트 신호 CS#1 ∼ CS#n이 각각 입력되어 있고, 커맨드를 제공하고자 하는 싱크로너스 DRAM만 커맨드가 입력되는 타이밍에 칩 셀렉트 신호가 1이 된다. 또한, 싱크로너스 DRAM 내의 메모리 셀의 어드레스를 지정하는 어드레스 버스(ADD. BUS)와 MC와 M#1 ∼ M#n 사이에서 데이타의 교환을 행하는 데이타 버스(DATA. BUS)를 구비하고 있다.

도 8은, 종래의 MC와 단 하나의 싱크로너스 DRAM(M#i)에 주목한 경우의, 각 신호의 접속을 설명하기 위한 도면이다. 칩 셀렉트 신호는 설명의 간략화를 위해 생략되어 있다.

CLK와 커맨드 신호, 어드레스 버스는 MC로부터 M#i 에의 한방향의 신호이고 MC 측에 각각 드라이버를 구비하고, M#i 측에는 그것을 수신하기 위해 각각 리시버를 구비한다. 그러나, 데이타 버스에 관해서는 MC와 M#i와의 양방향의 신호가 되기 때문에, MC측, M#i 측 각각에 드라이버와 리시버를 구비한다. 클럭 리시버는 내부 클럭(ICLK)을 발생시키고, 커맨드, 어드레스, 데이타 등의 래치 및 판독 데이타의 송출에 사용된다. 래치란 CLK가 0으로부터 1로 상승한 경우, 다음 사이클 즉 다음 0에서 1이 될 때까지 신호를 유지해 두는 것을 의미한다.

이 조작에 의해서 CLK가 0으로부터 1이 된 후에는, 예를 들면 RASB를 1에서 0으로 변화시켜도, M#i의 내부의 커맨드 래치 회로(1)보다 먼저 접속되는 부분에는 전달되지 않은 회로로 되어 있다. 그 밖의 신호에 관해서도 마찬가지이다. 이 동작은, CLK의 사이클마다 커맨드를 접수한다고도 할 수 있다.

여기서, 도 9와 도 10을 참조하여 라이트/리드의 동작을 설명한다. 우선, 도 9는 라이트 동작을 설명하는 각 M#i에의 입력 신호의 파형을 나타낸다. 신호명 뒤에 붙여진 # 번호는, 본 발명의 실시 형태를 설명하기 위한 도 2에서의 M(# 번호)에 대응하고 있다. 우선, 클럭 #0이 주기적으로「0/1」을 반복하고 있다. 커맨드 #0은 사선이 그어져 있지 않은 부분에 대응하고, M#0에서는 클럭 #0이 「0」으로부터 「1」로 변위하는 타이밍으로 래치된다. 커맨드 #0과 어드레스 #0에서 사선이 그어진 부분은, 칩 셀렉트 신호 CS#0이 「0」의 상태에 있는 기간이고, 사선이 그어져 있지 않은 부분이 「1」의 상태에 있는 기간이다.

CS#0이 「0」의 상태인 경우에는, 커맨드를 형성하는 각 신호가 「0」 또는 「1」중 어느 한 상태에 있어도 좋고, 그것은 아직 M#i에 접수되지 않는 것을 의미한다. 어드레스 #0에 대해서도 동일하다. 데이타 #0은 「0」과 「1」 이외에 「0」과 「1」의 거의 중간 전위를 취하는 상태「Hi-z」가 있고, 그것은 라이트 동작 기간 중의 라이트 데이타와 리드 동작으로부터의 리드 데이타가 데이타 버스 상에 없는 경우의 상태이다. 라이트 데이타가 M#0에 제공되는 라이트 커맨드, 컬럼 어드레스와 동일한 시간에 제공된다.

M#2, M#4에 대해서도 동일한 라이트 동작이 행해진다. 도 9에서, Td#2와 Td#4는 각각, MC로부터 M#2 및 M#4에 클럭, 커맨드, 어드레스의 각 신호가 도달하는데 필요한 지연 시간을 뜻하고 있다. M#0을 기준으로 하는 것은, MC에 M#0이 물리적으로 가장 근처에 배치되고, MC로부터 M#0까지의 지연 시간은 거의 「0」이 되기 때문이다.

지연 시간을 일으키는 원인은 각 신호선에 수반하는 기생 저항과 기생 용량이고, 지연 시간은 배선 거리와 거의 비례 관계에 있다. 따라서, Td#2와 비교하여 Td#4는 증대한다. 또한, 특히 데이타 버스는 기생 용량의 점에서 커맨드 신호나 어드레스 신호나 클럭보다 크기 때문에 Tdd#2는 Td#2보다 크고, 마찬가지로 Tdd#4는 Td#4보다 크게되어 있다. 기생 용량이 데이타 버스에 많이 부가되는 이유는, 도 8에서와 같이 데이타 버스만 M#i측에 리시버와 드라이버를 함께 구비하고, M#i가 다수 배치되기 때문에, 다른 신호에 대해 드라이버의 기생 용량 증가분이 기여하기 때문이다.

도 9에서 다시 Ts#0이 정의되고 있지만, 이것은 셋업 시간이라고 한다. 데이타 버스의 데이타에 대한 셋업 시간은, Tsd#2, Tsd#4로 표기되어 있다. 도 9를 봐서 알 수 있듯이, 셋업 시간은 클럭을 기준으로 정의되므로, 클럭과 커맨드와 어드레스는 지연 시간이 일치되어 있다. 이 때문에, 이들 신호에 대한 셋업 시간에는 장소에 따른 의존은 보이지 않는다. 그러나, 라이트 데이타에 대해서는, 지연 시간이 그 외의 신호보다 많아지기 때문에, 셋업 시간은 MC로부터의 배선 거리의 증가에 따라 짧아지는 것을 알 수 있다.

다음에 종래의 리드 동작을 도 10을 이용하여 설명한다. 리드 동작에 대해서도 라이트 동작과 마찬가지로 리드 커맨드와 어드레스가 제공된다. Td#2, Td#4는 지연 시간을 나타낸다. 라이트 동작과의 차이는, 리드 데이타가 판독되는 시간이, 커맨드나 어드레스가 MC로부터 제공되는 시간과 동일하지 않은 점에 있다. M#i 내부에서, 리드 커맨드와 어드레스를 MC로부터 수신하고 나서 데이타 버스에 판독될 때까지의 시간 Tac#0, Tac#2, Tac#4의 시간이 필요하고, 이들은 서로 동일한 시간으로 되어 있다. 그 때문에, 예를 들면 M#2 에서의 리드 데이타는, MC 에서의 클럭 #mc에 대해 Td#2+Tac#2의 시간을 거쳐 판독된다.

M#4에서는 Td#4+Tac#4로 된다. 또한 MC에 이들의 리드 데이타가 도달하도록, 각각 Tddf#2, Tddf#4의 시간을 필요로 한다. 이것은, 데이타 #mcf2와 데이타 #mcf4로 각각 도시되어 있다. 리드 데이타의 셋업 시간은 라이트 동작의 경우가 각 M#i의 클럭 #i에 대해 정의되어 있는데 대해, 리드 데이타를 수신하는 MC의 클럭 #mc에 대해 정의되고, 도 10에서 데이타 #mcf0에 대해서는 Tsdf#0가, 데이타 #mcf2에 대해서는 Tsdf#2가, 각각 대응하고 있다. 단 데이타 #mcf4에 대해서는, 지연 시간이 너무 크기 때문에 기준 시점의 후방이 되어 셋업 시간을 갖을 수 없기 때문에, 표기하지 않았다.

여기서, 싱크로너스 DRAM 에서의 셋업 시간의 역할을, 도 11∼도 13을 이용하여 설명한다. 도 11은 입력 신호 IN을 트랜스퍼 게이트 TG를 통해 출력 신호OUT로서 래치를 거는 동작을 하는 회로를 나타내고 있다. 또한, 도 12, 도 13은 모두 도 11에 기재된 신호Φ, IN, OUT의 동작 파형도이고, 도 12는 셋업 시간을 충분하게 갖지 못했을 경우에 발생하는 문제점을, 도 13은 홀드 시간은 충분히 갖지 못했던 경우에 발생하는 문제점을, 각각 설명하는 도면이다. 여기서, 홀드 시간이란, 기준 신호 Φ가 0에서 1(ΦB는 1로부터 0)이 된 후의 시간에 대해 입력 IN을 유지해 두는 시간을 가리키고, 도면에서는 Thold로 나타낸다. 셋업 시간은 도 12에서 Tsetup으로 나타내고 있다.

도 11∼도 13의 예에서는 입력 IN이 1을 전달하고, 래치 신호Φ가 래치를 걸고, 출력 OUT이 1로 유지되는 경우를 상정하고 있다. 그러나, 가령 Tsetup이 너무 짧으면 OUT이 충분히 천이할 때까지 TG가 닫히게되어, OUT은 1로 고정되지 못하고 0의 레벨로 복귀되는 일이 발생한다. 이것은, Tsetup이 너무 짧은 경우의 문제점의 내용이다. 반대로 Thold를 너무 짧게 취하면 OUT는 일단은 1의 레벨로 천이하여 안정되지만, TG가 폐쇄되는 동작 중에 IN이 1에서 0으로 천이해 버린다. 이 때문에, IN의 0의 레벨을 TG가 완전히 폐쇄되는 시간까지 유지하여, OUT이 결국 0으로 떨어지는 현상을 나타내고 있다. 이것은, Thold가 너무 짧기 때문에 야기되는 문제점의 내용이다. 이상의 것으로부터, 기준 신호에 대해 Tsetup과 Thold가 필요 충분하게 취해지지 않으면, MC와 M#i 사이에서 신호의 교환을 할 수 없는 것이 이해된다.

그러나, 최근 클럭의 고주파수화에 따라 클럭 주기가 짧아지고, 셋업 시간과 홀드 시간의 합계의 최대치는 대략 클럭 주기에 대응하지만, 신호 배선의 지연 시간(1ns ∼ 2ns)이 기여하는 클럭 주기(5ns 이하)가 되고, 그 결과 셋업 시간을 충분히 갖을 수 없고, 또한 홀드 시간을 충분히 갖지 못한다는 문제가 활발히 논의되고 있다. 이것은, 단시간에 대량의 데이타의 교환을 행하는 시스템이, 이 문제 때문에 한층 더 고주파수화, 또는 고속화를 실현할 수 없는 상태에 있는 것에 기인한다. 그 이유는, 도 10에 명확히 도시되고 있다.

도 10에서는, M#4로부터 판독된 데이타 #mcf4가, MC 에서의 래치 시간에 맞지 않고, 또한 M#2로부터 판독된 데이타 #mcf2는 필요 충분한 셋업 시간 Tsdf#2를 갖을 수 없다고 하는 현상을 볼 수 있다. 라이트 동작에 관한 도 9에서는, 마찬가지로 Tsd#4에서 셋업 시간이 짧아지고 있지만, 도 10의 리드 동작에서 보여지는 만큼 현저하지는 않다. 이것은, 커맨드, 어드레스, 기록 데이타가 MC로부터 M#i에의 동일한 한 방향인 것에 대해 리드 동작에서는 커맨드, 어드레스의 전달 방향과 리드 데이타의 전달 방향이 역이기 때문에 지연 시간이 M#i의 장소에 의해서 라이트 동작 이상으로 크게 변화하는 것이 원인으로 되어 있다. 따라서, 리드 동작에서의 셋업 시간을 개선하는 것이 과제이다.

지금 가령, 리드 동작시의 셋업 시간을 개선하기 위해 도 10에 도시된 판독 지연 시간 Tac#i를 짧게 취하고, Tsdf#i를 길게 하는 개조를 모든 M#i에 실시했다고 하자. 그렇게 하면, 이번에는 MC로부터 봐서 근단측에 놓여지는 M#i의 판독 데이타, 예를 들면 데이타 #mcf0의 홀드 시간 Thdf#0이 너무 짧아져 문제를 일으키게 된다. 모든 M#i가 마찬가지로 리드 데이타가 판독되는 시간을 시간적으로 앞에서 어긋나게 하면, MC로부터 봐서 원단측에 배치된 데이타 #mcf2의 셋업 시간 Tsdf#2는 개선된다. 그러나, 데이타 #mcf4의 셋업 시간을 취할 정도까지 시간을 앞에서 어긋나게 하면, 도면으로부터 알 수 있듯이 데이타 #mcf0의 홀드 시간 Thdf#0을 취할 수 없게 되어 버린다. 그래서, 신호 배선의 지연 시간을 극력 작게 함으로써 이 문제를 해결하는 방법을 생각할 수 있다. 이 방법의 보다 구체적인 일례를, 다른 종래예로서 아래에 들었다.

본원 발명과 기술 분야가 유사한 다른 종래예로서 특개평3-222192호 공보의 「반도체 집적 회로 장치」가 있다. 다른 종래예에서는, 복수의 랜덤 억세스 메모리를 구비한 논리 기능 부가 메모리등에, 클럭 신호를 ECL 레벨대로 각 랜덤 억세스 메모리에 중계 분배하고, 또한 각 랜덤 억세스 메모리까지의 거리의 변동이 최소가 되도록 반도체 기판면의 중앙부에 배치되는 클럭 분배 회로를 공통으로 설치한다. 소정의 클럭 신호를 기초로 MOS 레벨의 내부 클럭 신호를 형성하는 클럭 스위치 증폭기와, 상기 내부 클럭 신호를 기초로 기록 동작에 필요한 소정의 기록 펄스를 형성하고, 또한 그 상승 타이밍 및 신호 진폭 등을 조정할 수 있는 기록펄스 발생 회로를, 각 랜덤 억세스 메모리에 대응하여 개별로 설치한다. 이것으로, 내부 클럭 신호와 기록 펄스 사이 및 각 랜덤 억세스 메모리의 기록 펄스 상호간의 스큐를 억제하고, 논리 기능 부가 메모리의 기록 동작을 고속화할 수 있는 것으로 하고 있다.

그러나, 상기 다른 종래예 등에서 다소의 개선은 되지만, 그래도 클럭 주기가 급속히 단축화되는 현재의 기술 진보에서는, 모든 배선의 지연 시간의 기여가 여전하여, 다시 이 문제에 직면하게 된다. 따라서, 본질적인 해결책은 되지 못하는 문제점이 있다.

본 발명은, 메모리 컨트롤러와 싱크로너스 DRAM 군을 접속하는 데이타 버스나 클럭 등의 배선의 부하에 의한, 신호 전파 지연, 스큐 어긋남에 따른 오동작을 방지한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

이러한 목적을 달성하기 위해, 본 발명의 반도체 기억 장치는 열형태 또는 어레이형태로 배치된 복수의 기억 소자군(M#i (단, i는 0≤i≤n, n은 1이상의 자연수))와 이 기억 소자군의 메모리 컨트롤러를 구비하고, 이 메모리 컨트롤러로부터 발생하는 기준 클럭 신호가 복수의 기억 소자군의 각각에 접속되고, 또한 메모리 컨트롤러와 복수의 기억 소자군 사이가 클럭, 커맨드 신호, 어드레스 버스, 데이타 버스에 접속되어 이루어지는 반도체 기억 장치이고, 기억 소자군(M#i)은 기준 클럭 신호(RCLK)를 수신하는 2개의 단자(RCLKl#i, RCLK2#i)를 구비하고, 메모리 컨트롤러(MC)로부터의 기준 클럭 신호(RCLK) 용의 신호선을 최근단에 배치된 기억 소자군(M#n)에 접속하고, 이 기억 소자군(M#n)으로부터 최근단의 기억 소자군(M#0)까지 한쪽 단자(RCLK1#i) 사이를 순차 접속한 제1 신호선과, 기준 클럭 신호(RCLK) 용의 신호선을 최근단의 기억 소자군(M#0)으로부터 최원단의 기억 소자군(M#n)까지 다른 단자(RCLK2#i) 사이를 순차 접속한 제2 신호선, 을 갖고 구성된 것을 특징으로 한다.

또한, 상기한 반도체 기억 장치는, 메모리 컨트롤러(MC)와 기억 소자군(M#i)의 동작의 동기를 취하기 위해 메모리 컨트롤러(MC) 내에 클럭 드라이버와, 기억 소자군(M#i) 내에 클럭 리시버를 구비하고, 기억 소자군(M#i) 내에 차분 검지 회로를 구비하고, 이 차분 검지 회로는 2개의 단자(RCLK1#i, RCLK2#i) 사이에서 수신한 기준 클럭 신호의 시간 차량을 검지하고, 시간 차량의 크기에 따라 리드 데이타의 출력 시간을 조정 가능하게 하면 된다.

또한, 상기한 시간 차량을 소정의 판정값「0 ∼ m」(단, m은 임의의 자연수)으로서 출력시키고, 리드 데이타의 출력 시간을 조정하는 출력 제어 클럭 발생 회로를 구비하고, 이 출력 제어 클럭 발생 회로는 클럭 리시버에서 발생시킨 내부 클럭(ICLK) 및 소정의 판정값「0 ∼ m」을 도입하고, 소정의 출력 클럭(OCLK)을 출력하면 된다.

또, 소정의 출력 클럭(OCLK)은 시간적으로 임의로 이동시키고, 따라서 이 출력 클럭(OCLK)은 클럭 드라이버가 출력하는 클럭(CLK)과 임의로 주기 및 /또는 위상을 갖게 하는 것을 가능하게 하면 된다.

도 1은 본 발명의 반도체 기억 장치의 실시 형태의 메모리 컨트롤러 및 싱크로너스 DRAM의 구성을 도시하는 블럭도.

도 2는 메모리 컨트롤러와 싱크로너스 DRAM 군사이의 신호의 접속을 설명하기 위한 회로도.

도 3은 리드 동작예를 도시하는 타이밍 파형도.

도 4는 차분 검지 회로의 구체적인 구성예를 도시하는 회로도.

도 5는 출력 제어 클럭 발생 회로의 구체적인 구성예를 도시하는 회로 블럭도.

도 6은 기준 클럭 래치 방법의 동작예를 도시하는 타이밍 파형도.

도 7은 출력 제어 클럭 발생 회로의 동작예를 나타내는 파형도.

도 8은 종래의 메모리 컨트롤러 및 싱크로너스 DRAM의 구성예를 나타내는 블럭도.

도 9는 종래의 라이트 동작예를 도시하는 타이밍 파형도.

도 10은 종래의 리드 동작예를 도시하는 타이밍 파형도.

도 11은 신호의 래치 동작을 설명하기 위한 래치 회로도.

도 12는 신호의 셋업 시간을 설명하기 위한 타이밍 파형도.

도 13은 신호의 홀드 시간을 설명하기 위한 타이밍 파형도.

도면의 주요 부분에 대한 부호의 설명

MC : 메모리 컨트롤러

M#i : 싱크로너스 DRAMRCLK#i : 기준 클럭

RCLK1#i , RCLK2#i : 기준 클럭 입력 단자

CLK : 클럭CS#i : 칩 셀렉트 신호

ADD. BUS : 어드레스 버스 DATA. BUS : 데이타 버스

Tac#i : 싱크로너스 DRAM 내에서의 리드 데이타 판독 시간

Td#i : 클럭, 어드레스, 커맨드 신호의 지연 시간

Tdd#i : 데이타 신호의 지연 시간Tsdf#i : 리드 데이타의 셋업 시간

Thdf#i : 리드 데이타의 홀드 시간

IRCLK1, IRCLK2 : 기준 클럭의 리시버의 출력 신호

Td1, Td2, Td3m : 신호의 전파 시간

DRCLK : 배타적 OR의 출력Φ#n : 판정값의 래치 신호

MRS#n : 모드 레지스터 셋트 신호OCLK : 출력용 클럭

Tdf, Tdx : 신호의 전파 시간

다음에 첨부 도면을 참조하여 본 발명에 따른 반도체 기억 장치의 실시 형태를 상세히 설명한다. 도 1 ∼ 도 7을 참조하면 본 발명의 반도체 기억 장치의 일 실시 형태가 나타내어져 있다.

전체 구성

도 1 및 도 2는, 본 실시 형태의 반도체 기억 장치의 전체 구성예를 나타내는 블럭 회로도이다. 본 실시 형태의 반도체 기억 장치는, 싱크로너스 DRAM (M#i)의 리드 동작에 대해, 메모리 컨트롤러(MC)가, MC에 접속되는 모든 M#i로부터 송출되는 모든 리드 데이타의 취득에서, 래치 가능한 셋업 시간과 홀드 시간을 제공하고, 배선의 부하에 따른 신호 전파 지연, 스큐 어긋남 등을 보상하고 있다. 이 내용을 이하에 상술한다.

도 1 및 도 2에서, 메모리 컨트롤러(MC)에 기준 클럭 드라이버를 구비한다. 싱크로너스 DRAM (M#i)에는 기준 클럭 드라이버로부터 출력되는 신호 RCLK를 수신하는 단자 RCLKl#i와 RCLK2#i를 구비한다. RCLK의 M#i에 대한 접속 방법은 도 2에서 도시된다. 우선, MC에 대해 최원단에 배치되는 M#n의 RCLK1#n에 접속되고, 순서대로 근단측에 배치되는 M#i의 RCLK1#i에 접속된 마지막에 최근단에 배치되는 M#0의 RCLK1#0에 접속된다.

이어서 RCLK는 RCLK2#0에 접속되고, 이번에는 반대로 원단을 향해 순서대로 RCLK2#i에 접속되고, 마지막으로 최원단에 배치된 M#n의 RCLK2#n에 접속된다. 또한, 도 1에 도시된 바와 같이 싱크로너스 DRAM(M#i)에는, 차분 검지 회로 및 출력 제어 클럭 발생 회로를 구비한다. 차분 검지 회로는 RCLK를 수신하는 기준 클럭 리시버(1, 2)의 출력을 도입하고, 판정값 0 ∼ m의 신호를 출력한다. 출력 제어 클럭 발생 회로는 클럭 리시버에서 발생한 내부 클럭(ICLK) 및 판정값 0 ∼ m을 도입하고, 출력 클럭(OCLK)을 발생시킨다. OCLK는 데이타 출력 회로 1 ∼ n에 입력된다.

작용

도 2로부터 분명히 알 수 있듯이, RCLK가 MC로부터 발생했을 때, RCLKl#i에서 수신하는 시간과 RCLK2#i에서 수신하는 시간과의 차(Tdrclk#i)에는, M#i가 MC로부터 봐서 어느 정도의 거리에 배치되어 있는지 배치 위치와의 상관 관계가 존재한다. 즉, MC에 대해 최근단에 배치되는 M#0에서의 Tdrclk#0은 가장 작고, 최원단에 배치되는 M#n에서의 Tdrclk#n는 가장 크다. 도 1의 차분 검지 회로는, 이 Tdclk#i의 크기의 정도를 판단하고, 판정값 0 ∼ m을 출력한다. 이 판정값 0∼ m은 Tdc1k#i의 크기를 M+1 단계의 스텝에서 평가한다.

출력 제어 클럭 발생 회로는, 내부 클럭(ICLK)을 입력하고, ICLK와 동주기의 클럭(FCLK)을 발생시킨다. 또한, ICLK는 CLK와 동주기이므로 CLK와 FCLK는 동주기이다. 또한, 출력 제어 클럭 발생 회로는 OCLK의 위상을 시간적으로 임의로 이동시키는 것이 가능하다. 따라서, OCLK는 CLK와 완전히 동일한 주기, 위상을 갖게 하는 것이나, 또한 CLK보다 위상이 앞선 클럭 등으로 할 수 있다.

출력 제어 클럭 발생 회로에는, 판정값 0 ∼ m도 입력된다. 임의의 위상 또한 CLK와 동일 주기의 OCLK를 발생 가능한 출력 제어 클럭 발생 회로는, OCLK의 위상을 판정값 0 ∼ m에 따라 소정의 위상으로 고정한다. 판정값 0 ∼ m은 Tdclk#i의 크기를 반영하고 있고, Tdc1k#i가 크면 클수록 OCLK의 위상이 시간적으로 앞에서 어긋나도록 되어 있다. 데이타 출력 회로 1 ∼ n에는, OCLK가 제어용 클럭으로서 입력된다.

리드 커맨드를 수신한 싱크로너스 DRAM(M#i)은, 어드레스에 의해 지정된 메모리 셀의 정보를 증폭시키고, 내부 리드 라이트 버스 상에 전송한다. 이 내부리드 라이트 버스 상의 데이타를 M#i의 외부로 출력하는 시간을 결정하는 것이 데이타 출력 회로 1 ∼ n의 역할이다. 데이타 출력 회로 1 ∼ n은, 소정의 시간이 올 때까지 리드 라이트 버스 상의 데이타를 데이타 드라이버로 전송하지 않는다. 전송 시간은, 출력 허가 신호(OE)가 1이 되어 OCLK가 0으로부터 1이 되는 타이밍이 되어 있다. OE는, 리드 커맨드가 입력된 시간으로부터 소정의 시간을 거쳐 1이 되는 신호이고, 주기적으로 발생하는 FCLK의 0으로부터 1이 되는 상승엣지 중, 어떤 상승엣지에 의해 데이타 출력 회로 1 ∼ n을 동작시키는지를 결정하는 신호이다.

OCLK의 위상은, M#0이 가장 시간적으로 늦고, M#i가 MC로부터 멀어지고, 또는 신호 배선이 길어짐에 따라 시간적으로 위상이 앞선 것으로 된다. 도 3에 본실시 형태의 리드 동작을 파형에 의해 나타낸다. OCLK의 위상이 시간적으로 앞에서 어긋나면 Tac#i는 그 만큼 짧은 시간으로 된다. 즉, Tac#i에는 다음 관계의 수학식1이 성립한다.

커맨드, 클럭, 어드레스가 M#i에 도착할 때까지의 시간 Td#i 및 리드된 데이타 #i가 MC에 도착할 때까지의 시간 Tddf#i는 종래와 동일하다. MC로부터 원단측에 있는 M#4로부터 데이타 #mcf4가 MC에 도착하는 것은, 리드 커맨드를 MC가 발신하고 나서 시간(Td#4+Tac#4+Tddf#4)을 거친 후이다.

구성의 세부

본 실시 형태의 각 부의 구성예를 도 4, 도 5, 도 6, 도 7에 도시한다.

우선, 도 4는 차분 검지 회로의 일실시예이다. 기준 클럭 리시버(1, 2)가 각각 출력하는 IRCLK1, IRCLK2는 배타적 OR 회로(41)에 입력되어 DRCLK를 출력한다. DRCLK는 IRCLK1이 0으로부터 1이 되는 시간과 IRCLK2가 0으로부터 1이 될 때까지의 시간의 차분만큼 1을 출력한다. 이 모습은 도 6에 도시되고, 도면 중의 기호 Tdc가 시간의 차분을 의미한다.

도 4에서, 차분 Tdc의 길이를 갖는 신호 DRCLK가 출력되면, N 채널형 트랜지스터(이후, NTR라고도 함)(46)가 온한다. 마찬가지로 앤드(42)가 1을 출력하면 NTR47은 온하고, 앤드(43)가 1을 출력하면 NTR48은 온한다. 그러나, 앤드(42)가 1을 출력하는 조건은, Tdc가 인버터 2단 이상의 시간적 길이가 필요하다. 또한, 앤드(43)가 1을 출력하는 조건은, Tdc가 인버터 4단 이상의 시간적 길이가 필요하다.

기준 클럭 IRCLK1, 2가 출력되는 이전의 도 4 중의 각 신호의 레벨을 아래에 설명한다. PRE는 「0」, 신호(49, 410, 411)는 「1」, 신호Φ는 「0」, 신호ΦB는 「1」, 신호(412, 413, 414)는 「0」, 판정값(0 ∼ 2)는 「0」으로 되어 있다. 여기서, PRE는 0으로부터 1이 되어 P채널형 트랜지스터(44)는 오프한다. 이상의 상태에서 IRCLK1, 2가 입력된다. 이 때 NTR46, 47, 48은 적어도 하나는 온하지만, 그 후 신호 Φ가 0으로부터 1로, 신호 ΦB가 1에서 0이 되고, 신호(412, 413, 414)의 상태가 래치된다. 이 래치 후의 상태에서 신호(412)만 1이면 NOR415가 1을 출력한다. 즉, 판정값(0)이 1이 된다. 또한, 가령 신호(412, 413)가 모두 1이었다면, 이번에는 판정값1만 1이 된다. 마찬가지로 신호(414, 413, 412)가 모두 1이었다면, 판정값2만 1이 된다.

도 4에는 판정값이 0 ∼ 2까지의 회로가 도시되어 있지만, 용이하게 0 ∼ m까지의 판정값을 출력하도록 회로를 증가시키는 것이 가능하다. 도 5에는 출력 제어 클럭 발생 회로의 구체예로서, 일반적으로 잘 알려진 페이즈 록드 루프 방식(Phase Locked Loop ;이하, PLL이라고도 함)을 예로 들었다. 도 5의 클럭 패드는 싱크로너스 DRAM의 CLK 단자를 의미한다. 또한, VREF는 각각 CLK를 수신하는 기준형 클럭 초단에 입력되는 기준 신호이고, 약 0과 1의 중간 전위를 취한다. 기준형 클럭 초단은 VREF를 기준으로서 CLK가 0인지 1인지를 판단한다. 기준 패드는 이 VREF를 받는 단자이다. ICLK는 도 1의 내부 클럭에 대응한다.

PLL은, PD(페이즈 디텍터/Phase Detector)와, CP(차지 펌프/Charge Pump)와 LPF(로우패스 필터/Low Pass Filter)와 VCO(볼테지 컨트롤드 오실레이터/Voltage Controlled Osilator)등으로 구성된다. 이들은 공지 회로이다. TG는 트랜스퍼게이트이고, 패스 0에서 패스 m 중에서 판정값 0 ∼ m에 따라 어느 하나를 통과시킨다. TG를 통과한 신호는 FCLK이고 ICLK와 FCLK는 모두 PD에 입력된다.

PLL의 기능은, ICLK와 FCLK의 위상을 마추는 것에 있다. 도 7에 도시된 바와 같이 ICLK와 FCLK의 위상은 PLL의 기능에 의해 마추어진다. Tx는, PD에 CLK가 입력되고나서 VCO의 출력이 나올 때까지의 지연 시간을 나타낸다. 마찬가지로, Td2는 인버터와 배선의 부하로 구성된 경로를 신호가 통과하는데 필요한 시간, Td1은 CLK가 ICLK로서 출력될 때까지 필요한 시간이다.

Td3m은, 패스 0 ∼ m 중 어느 하나를 선택할지의 선택의 여부에 따른 변화 시간이고, 도 5에서는 판정값 m이 1이 되어 패스 m이 선택된 경우에 이 구간을, 신호가 통과하는데 필요한 시간이다. 이어서 도 7의 파형을 이용하여 도 5의 동작을 설명한다. CLK가 입력되고 나서 Td1의 지연 시간을 거쳐 ICLK가 출력된다. PLL의 기능에 따라 PLL을 통과하는 지연 시간 Tx는 알맞게 조정되고, 이 때 FCLK의 위상은 정확히 CLK의 위상과 동일하게 된다.

수학식2의 관계가 성립하기 위해 OCLK1은, FCLK보다 위상이 앞서고 있다.

또한, 도면에서는 수학식3의 관계가 성립하는 경우를 도시하고 있고, 이 경우 CLK와 OCLK1은 위상이 일치한다.

OCLK2의 경우에는, 수학식4의 관계가 성립하는 경우를 나타내고 있다. 이것은 Td3i'이 판정값에 따라 시간이 긴 패스로 변경되어 TG로부터 FCLK로서 출력된 것을 나타낸다. 이 경우, CLK와 비교하여 OCLK2는 Tdf 분만큼 위상이 앞서고 있다.

이어서 FCLK의 위상을 결정하기 위해서는, 기준 클럭으로부터의 정보를 래치해야 하지만, 그 구체적 설정 방법예를 도 6에 의해 설명한다. 우선, 기준 클럭은 기준 클럭 출력 사이클 중에 출력된다. 이 결과, M#n에서는 IRCLK1#n과 IRCLK2#n이 도 6과 같이 수신되고, 차분 검지 회로 내에서는 Tdc의 폭을 갖는 DRCLK#n이 출력된다. 이어서 모드 레지스터 셋트 사이클 중에 Φ#n이 출력되고, Tdc의 길이에 따라 출력되는 판정값 0 ∼ m이 래치된다.

여기서, 모드 레지스터 셋트는 싱크로너스 DRAM의 동작 모드를 규정하기 위해 행해지는 커맨드이고, 어드레스의 조합으로 버스트 길이, 레이텐시 등등을 결정한다. 이들 버스트, 레이턴시에 대해서는 본 내용과는 다르기 때문에 간단화를 위해 설명을 생략한다. 이어서 기준 클럭 리셋트 사이클에서는 기준 클럭은 0으로 복귀된다.

도 6 중 데이타 #n은 미사용이기 때문에 Hi-z의 상태에 있고, 신호 MRS#n은 모드 레지스터 셋트 커맨드가 수신된 것을 나타내는 M#n 내부의 신호이다. 이상의 3사이클에 의해 M#n은 래치된 판정값에 따라 FCLK의 위상을 결정한다.

상기한 실시 형태에서는, 도 3에서의 M#4가 MC로부터 봐서 최원단에 배치되면, M#4로부터의 리드 데이타가 MC를 수신할 때의 셋업 시간은 Tsdf#4로 되고, 종래의 시스템에서는 셋업 시간을 갖지 못하고 문제점을 일으키고 있었지만, 셋업 시간이 확보되어 있다. 또한, MC로부터 봐서 최근단에 있는 M#0의 리드 데이타의 홀드 시간은 Thdf#0이지만, 종래의 기술에서는 원단측의 Tsdf#4를 확보하면 Thdf#0이 너무 짧아졌지만, 본 실시 형태에서는 M#0의 OCLK의 위상은 빨라지지 않고 Tac#0을 최적으로 취하고 있기 때문에 Thdf#0는 확보된다.

이와 같이 모든 M#i 에서도 최적의 Tac#0을 만들어 내기 때문에, 데이타 #mcfi의 Tsdf#i 및 Thdf#i는 적절히 확보되고, 문제점을 일으키지 않고 동작 가능해진다. 이 결과 시스템의 고속화가 가능해진다.

또한, 상술한 실시 형태는 본 발명의 적합한 실시의 일례이다. 단, 이것에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않은 범위 내에서 여러가지 변형 실시가 가능하다. 예를 들면, 상기 실시 형태에서 차분 검지 회로, 출력 제어 클럭 발생 회로, 기준 클럭 래치 방법의 실시 구체예를 들었지만, 이 방법에 한정되는 것은 아니다.

이상의 설명으로부터 알 수 있듯이, 본 발명의 반도체 기억 장치는 기억 소자군(M#i)은 기준 클럭 신호(RCLK)를 수신하는 2개의 단자를 구비하고, 한편에서 메모리 컨트롤러(MC)로부터의 기준 클럭 신호(RCLK)용의 신호선을 최원단에 배치된 기억 소자군(M#n)에 접속한 후, 이 기억 소자군(M#n)으로부터 최근단의 기억 소자군(M#0)까지 한쪽 단자 사이를 순차 접속하고, 다른 쪽에서 기준 클럭 신호(RCLK)용의 신호선을 최근단의 기억 소자군(M#n)으로부터 최원단의 기억 소자군(M#n)까지 다른쪽의 단자 사이를 순차 접속하고 있다.

본 구성의 기준 클럭에 의해 초래되는 지연시간 정보에 의해, 각 M#i가 각각최적의 리드 데이타 판독 시간을 설정하고, 모든 M#i로부터의 리드 데이타의 셋업 시간, 및 홀드 시간을 확보하는 것을 가능하게 한다. 따라서, MC와 시스템 상의 모든 M#i 사이에서 높은 주파수의 CLK에 대해서도 리드 동작이 가능해진다.

Claims

열형태 또는 어레이형태로 배치된 복수의 기억 소자군(M#i (단, i는 0≤i≤n, n은 1이상의 자연수))과 상기 기억 소자군의 메모리 컨트롤러를 구비하고, 상기 메모리 컨트롤러로부터 발생하는 기준 클럭 신호가 상기 복수의 기억 소자군 각각에 접속되고, 또한 상기 메모리 컨트롤러와 상기 복수의 기억 소자군 사이가 클럭, 커맨드 신호, 어드레스 버스, 데이타 버스에 접속되어 이루어지는 반도체 기억 장치에 있어서,

상기 기억 소자군(M#i)은 상기 기준 클럭 신호(RCLK)를 수신하는 2개의 단자(RCLKl#i, RCLK2#i)를 구비하고,

상기 메모리 컨트롤러(MC)로부터의 기준 클럭 신호(RCLK)용의 신호선을 최원단에 배치된 기억 소자군(M#n)에 접속하고, 상기 기억 소자군(M#n)으로부터 최근단의 기억 소자군(M#0)까지 한쪽 단자(RCLKl#i) 사이를 순차 접속한 제1 신호선, 및

상기 기준 클럭 신호(RCLK) 용의 신호선을 상기 최근단의 기억 소자군(M#0)으로부터 상기 최원단의 기억 소자군(M#n)까지 다른 단자(RCLK2#i) 사이를 순차 접속한 제2 신호선을 갖고 구성된 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 반도체 기억 장치는 상기 메모리 컨트롤러(MC)와 상기 기억 소자군(M#i)의 동작의 동기를 취하기 위해, 상기 메모리 컨트롤러(MC) 내에 클럭 드라이버와, 상기 기억 소자군(M#i) 내에 클럭 리시버를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 반도체 기억 장치는 상기 기억 소자군(M#i) 내에 차분 검지 회로를 더 구비하고, 상기 차분 검지 회로는 상기 2개의 단자(RCLK1#i, RCLK2#i) 사이에서 수신한 상기 기준 클럭 신호의 시간 차량을 검지하고, 상기 시간 차량의 크기에 따라 리드 데이타의 출력 시간을 조정 가능하게 한 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 상기 시간 차량은 소정의 판정값「0∼ m」(단, m은 임의의 자연수)으로서 출력되는 것을 특징으로 하는 반도체 기억 장치
제2항 내지 제4항 중 어느 하나의 항에 있어서, 상기 반도체 기억 장치는 상기 리드 데이타의 출력 시간을 조정하는 출력 제어 클럭 발생 회로를 구비하고, 상기 출력 제어 클럭 발생 회로는 상기 클럭 리시버에서 발생시킨 내부 클럭(ICLK) 및 상기 소정의 판정값「0 ∼ m」을 도입하고, 소정의 출력 클럭(OCLK)을 출력하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 소정의 출력 클럭(OCLK)은 시간적으로 임의로 이동시키고, 상기 출력 클럭(OCLK)은 상기 클럭 드라이버가 출력하는 클럭(CLK)과 임의로 주기 및/또는 위상을 갖게 하는 것을 가능하게 한 것을 특징으로 하는 반도체 기억 장치.