KR100532946B1 - 입력신호를 클록신호에 대해 차별적으로 지연시키는 회로 - Google Patents

Abstract

기준 클록에 대한 명령어의 입력 시점에 따라 지연을 다르게 적용하여 셋업 타임 마진 및 홀드 타임 마진을 모두 확보할 수 있도록 하는 신호 지연 회로가 개시된다. 본 발명에 의한 신호 지연 회로는 제1 신호 경로와 제2 신호 경로와 논리합 수단을 구비하며, 상기 제1 신호 경로는 상기 클록신호와 180°의 위상차를 갖는 클록바신호에 의해 제어되어 상기 입력신호를 통과시키는 제1 스위치와, 상기 클록신호에 의해 제어되어 상기 제1 스위치의 출력을 통과시키는 제2 스위치를 포함하며, 상기 제2 신호 경로는 상기 입력신호를 지연시키는 지연부와, 상기 클록바신호에 의해 제어되어 상기 지연부의 출력을 통과시키는 제3 스위치와, 상기 클록신호에 의해 제어되어 상기 제3 스위치의 출력을 통과시키는 제2 스위치를 포함하며, 상기 논리합 수단은 상기 제2 스위치의 출력과 상기 제4 스위치의 출력에 대해 논리합 연산을 수행하여 출력하는 것을 특징으로 한다.

Description

입력신호를 클록신호에 대해 차별적으로 지연시키는 회로{CIRCUIT FOR DELAYING AN INPUT SIGNAL DIFFERENTLY WITH RESPECT TO A CLOCK SIGNAL}

본 발명은 신호 지연 회로에 관한 것으로서, 반도체 메모리 장치의 명령어 입력단에서 셋업/홀드 타임(setup/hold time)의 마진을 향상시키기 위한 신호 지연 회로에 관한 것이다. 본 발명은 DRAM, SRAM, 플레쉬 메모리 등의 메모리 제품뿐 아니라 기타 반도체 장치에도 적용될 수 있다.

시스템이 고속화되면서 동기를 위하여 사용되는 클록의 주기가 점점 더 짧아지고 있다. 따라서 반도체 메모리 장치 등에서 어떤 신호를 입력할 때, 정상적인 동작을 위해 클록의 에지 이전에 신호가 유지되어야 하는 시간인 셋업 타임(setup time)과, 클록의 에지 이후에 신호가 유지되어야 하는 시간인 홀드 타임(hold time)에 대한 마진이 점차 적어지고 있다.

예를 들어, SDRAM의 경우 명령어를 입력할 때 클록을 기준으로 하여 명령어를 칩 내부로 전달해준다. 즉, 클록에 동기하여 셋업 타임 및 홀드 타임을 가지고 로우 어드레스 스트로브 바 신호(RASB : row address strobe bar signal), 칼럼 어드레스 스트로브 바 신호(CASB : column address strobe bar signal), 칩 선택 바 신호(CSB : chip selection bar signal) 등의 신호가 세팅되고, 클록이 토글링(toggling)될 때 칩 내부로 받아들여진다. 여기서 셋업 타임, 홀드 타임이 부족하면 잘못 인식된 엉뚱한 명령이 수행되거나 동작을 하지 않는 등의 불량이 발생한다. 보통의 경우 셋업 타임을 좋게 하면 홀드 타임 마진(hold time margin)이 줄어들고, 홀드 타임을 좋게 하면 셋업 타임 마진(setup time margin)이 줄어드는 문제점이 있다.

본 발명은 이러한 문제점을 해결하기 위해 제안된 것으로서, 기준 클록에 대한 명령어의 입력 시점에 따라 지연을 다르게 적용하여 셋업 타임 마진 및 홀드 타임 마진을 모두 확보할 수 있도록 하는 신호 지연 회로를 제공하는 것을 목적으로 한다.

이와 같은 목적을 이루기 위한 본 발명은 입력단을 통해 입력되는 신호를 클록신호에 대해 차별적으로 지연시키는 회로에 있어서, 제1 신호 경로와 제2 신호 경로와 논리합 수단을 구비하며, 상기 제1 신호 경로는 상기 클록신호와 180°의 위상차를 갖는 클록바신호에 의해 제어되어 상기 입력신호를 통과시키는 제1 스위치와, 상기 클록신호에 의해 제어되어 상기 제1 스위치의 출력을 통과시키는 제2 스위치를 포함하며, 상기 제2 신호 경로는 상기 입력신호를 지연시키는 지연부와, 상기 클록바신호에 의해 제어되어 상기 지연부의 출력을 통과시키는 제3 스위치와, 상기 클록신호에 의해 제어되어 상기 제3 스위치의 출력을 통과시키는 제2 스위치를 포함하며, 상기 논리합 수단은 상기 제2 스위치의 출력과 상기 제4 스위치의 출력에 대해 논리합 연산을 수행하여 출력하는 것을 특징으로 한다.

제1 내지 제4 스위치의 출력을 각각 래치하는 제1 내지 제4 래치부를 더 구비하는 것이 바람직하다. 또한 클록신호에 의해 제어되어 상기 논리합 수단의 출력을 통과시키는 제5 스위치를 더 구비하는 것이 바람직하다. 제1 내지 제5 스위치는 전송 게이트(transfer gate)로 이루어질 수 있다.

이와 같은 구성의 본 발명에 의하면, 클록에 대해 명령어의 입력이 더욱 정교하게 동기되도록 하여 셋업 타임과 홀드 타임의 균형을 맞춤으로써, 클록과의 관계에서 명령어가 셋업 타임과 홀드 타임 모두에 대해 마진을 가지게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.

도 1은 본 발명의 일 실시예에 의한 신호 지연 회로의 트랜지스터 레벨 회로도로서, 도 1a는 외부 클록 신호(clk)를 이용하여 여러 종류의 내부 클록 신호를 생성하는 내부 클록 생성 수단(100a)을 도시하고 있으며, 도 1b는 내부 클록 생성 수단(100a)에서 생성된 클록 신호를 이용하여 입력단(D)으로 입력되는 신호를 지연시키는 신호 지연 수단(100b)을 도시하고 있다.

먼저 도 1a에서 인버터(102)는 외부로부터 입력되는 클록 신호인 외부 클록 신호(clk)를 반전시켜서 제1 내부 클록 신호(ckb)를 생성한다. 인버터(104)는 제1 내부 클록 신호(ckb)를 수신하여 반전시킴으로써 제2 내부 클록 신호(ck)를 생성한다. 인버터(106)는 제2 내부 클록 신호(ck)를 반전시켜서 제3 내부 클록 신호(ckdb)를 생성한다. 인버터(108)는 제3 내부 클록 신호(ckdb)를 반전시켜서 제4 내부 클록 신호(ckd)를 생성한다. 각각의 인버터를 경유하는데는 얼마간의 지연이 필수적으로 따른다. 이와 같은 방법으로 내부 클록 생성 수단(100a)은 여러 종류의 내부 클록 신호를 생성하여 신호 지연 수단(100b)으로 제공하며, 신호 지연 수단(100b)은 이렇게 제공된 클록 신호를 이용하여 입력단(D)을 경유하여 외부로부터 입력된 신호를 소정의 방법으로 지연시킨다.

다음으로 도 1b에 도시되어 있는 바와 같이, 신호 지연 수단(100b)은 제 1 신호 경로(170)와 제2 신호 경로(172)와 논리 연산 수단(128)을 구비하고 있다. 제1 신호 경로(170)와 제2 신호 경로(172)의 가장 중요한 차이점은 제2 신호 경로(172)만이 지연부(118)를 구비하고 있다는 것이다.

제1 지연 경로(170)에서, 제1 전송 게이트(110)의 입력 단자는 신호 지연 회로(100b)의 입력단(D)에 연결되고, 반전 제어 단자에는 제4 내부 클록 신호(ckdb)가 인가되며, 비반전 제어 단자에는 제3 내부 클록 신호(ckd)가 인가되며, 출력 단자는 제1 래치(112)에 연결되어 있다. 제1 래치(112)는 2개의 인버터(134, 136)로 이루어지며, 입력 단자는 제1 전송 게이트(110)의 출력 단자에 연결되어 있고, 출력 단자는 제2 전송 게이트(114)의 입력 단자에 연결되어 있다. 제2 전송 게이트(114)의 입력 단자는 제1 래치(112)의 출력 단자에 연결되고, 반전 제어 단자에는 제1 내부 클록 신호(ckb)가 인가되며, 비반전 제어 단자에는 제2 내부 클록 신호(ck)가 인가되고, 출력 단자는 제2 래치(116)에 연결되어 있다. 제2 래치(116)는 2개의 인버터(138, 140)로 이루어지며, 입력 단자는 제2 전송 게이트(114)의 출력 단자에 연결되고, 출력 단자는 노드(aa)에 연결되어 있다.

제2 지연 경로(172)에서, 짝수개의 인버터(154)로 이루어진 지연부의 입력 단자는 신호 지연 회로(100b)의 입력단(D)에 연결되고, 출력 단자는 제3 전송 게이트(120)의 입력 단자에 연결되어 있다. 제3 전송 게이트(120)의 입력 단자는 지연부(118)의 출력 단자에 연결되고, 반전 제어 단자에는 제2 내부 클록 신호(ck)가 인가되며, 비반전 제어 단자에는 제1 내부 클록 신호(ckb)가 인가되며, 출력 단자는 제3 래치(122)에 연결되어 있다. 제3 래치(122)는 2개의 인버터(142, 144)로 이루어지며, 입력 단자는 제3 전송 게이트(120)의 출력 단자에 연결되어 있고, 출력 단자는 제4 전송 게이트(126)의 입력 단자에 연결되어 있다. 제4 전송 게이트(124)의 입력 단자는 제3 래치(122)의 출력 단자에 연결되고, 반전 제어 단자에는 제3 내부 클록 신호(ckdb)가 인가되며, 비반전 제어 단자에는 제4 내부 클록 신호(ckd)가 인가되고, 출력 단자는 제4 래치(126)에 연결되어 있다. 제4 래치(126)는 2개의 인버터(146, 148)로 이루어지며, 입력 단자는 제4 전송 게이트(124)의 출력 단자에 연결되고, 출력 단자는 노드(bb)에 연결되어 있다.

다음으로, 두 노드(aa, bb)의 신호는 NAND 게이트(128)의 입력 신호로 제공된다. NAND 게이트(128)의 출력은 제5 전송 게이트(13)로 제공된다. 제5 전송 게이트(130)의 반전 제어 단자에는 제3 내부 클록 신호(ckdb)가 인가되고, 비반전 제어 단자에는 제4 내부 클록 신호(ckd)가 인가된다. 그리고 2개의 인버터(150, 152)로 이루어진 제5 래치(132)가 제5 전송 게이트(130)의 출력 단자에 연결되고, 신호 지연 회로(100b)의 출력 신호(Q)를 제공한다.

도 2는 도 1의 신호 지연 회로의 신호 파형도로서, 도 2a는 입력단(D)을 통해 입력되는 입력 신호가 클록(clk)에 비해 너무 빨리 들어와서 홀드 타임 마진이 없는 경우이고, 도 2b는 입력 신호(이하에서는 "D"로 표시함)가 클록(clk)에 비해 너무 늦게 들어와서 셋업 타임 마진이 없는 경우이다. 이하에서는 도 1 및 도 2를 참조하여 신호 지연 회로(100b)의 동작을 설명한다.

도 2a를 참조하여 로우 레벨의 입력 신호가 클록(clk)에 비해 너무 빨리 들어오는 경우를 먼저 설명한다. 이 경우 입력 신호(D)는 제1 내지 제4 전송 게이트(110, 114, 120, 124)에 대한 제1 내지 제4 내부 클록 신호(ckb, ck, ckdb, ckd)의 제어에 따라 제2 신호 경로(172)를 경유하여 NAND 게이트(128)에 입력된다. 로우 레벨의 입력 신호(D)는 제2 신호 경로(172)를 경유할 때 지연부(118)에 의해 소정 시간 늦춰지게 된다. 다음에는 도 2b를 참조하여 로우 레벨의 입력 신호가 클록(clk)에 비해 너무 늦게 들어오는 경우를 설명한다. 이 경우 입력 신호(D)는 제1 신호 경로(170)를 내부 클록 신호의 제어에 의해 제1 신호 경로(170)를 경유하여 NAND 게이트(128)의 입력 단자에 도달하게 된다. 그런데 제1 신호 경로(170)는 제2 신호 경로(172)의 지연부(118)와 같은 것을 포함하고 있지 않으므로, 이 경우 입력 신호(D)는 출력 신호(Q)로서 빠르게 나타나게 된다. 이러한 방법으로 클록(clk)에 비해 너무 빨리 들어오는 신호는 많이 지연시키고, 너무 늦게 들어오는 신호 상대적으로 적게 지연시키므로써 클록(clk)에 대해 명령어 신호가 더욱 정밀하게 동기되도록 할 수 있다. 이는 곧 셋업 타임과 홀드 타임의 균형을 맞추어서 모두에 대해 어느 정도의 마진을 가질 수 있게 되는 것을 의미한다.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

이와 같은 본 발명의 구성에 의하면, 클록에 대해 명령어의 입력이 더욱 정교하게 동기되도록 하여 셋업 타임과 홀드 타임의 균형을 맞춤으로써, 클록과의 관계에서 명령어가 셋업 타임과 홀드 타임 모두에 대해 마진을 가지게 된다.

도 1은 본 발명의 일 실시예에 의한 신호 지연 회로의 트랜지스터 레벨 회로도.

도 2는 도 1의 신호 지연 회로의 신호 파형도.

Claims (7)

1. 입력단을 통해 입력되는 신호를 클록신호에 대해 차별적으로 지연시키는 회로에 있어서,

   제1 신호 경로와 제2 신호 경로와 논리합 수단을 구비하며,

   상기 제1 신호 경로는

   상기 클록신호와 180°의 위상차를 갖는 클록바신호에 의해 제어되어 상기 입력신호를 통과시키는 제1 스위치와,

   상기 클록신호에 의해 제어되어 상기 제1 스위치의 출력을 통과시키는 제2 스위치를 포함하며,

   상기 제2 신호 경로는

   상기 입력신호를 지연시키는 지연부와,

   상기 클록바신호에 의해 제어되어 상기 지연부의 출력을 통과시키는 제3 스위치와,

   상기 클록신호에 의해 제어되어 상기 제3 스위치의 출력을 통과시키는 제4 스위치를 포함하며,

   상기 논리합 수단은 상기 제2 스위치의 출력과 상기 제4 스위치의 출력에 대해 논리합 연산을 수행하여 출력하는 것을 특징으로 하는 신호 지연 회로.
2. 제 1 항에 있어서,

   상기 제1 내지 제4 스위치의 출력을 각각 래치하는 제1 내지 제4 래치부를 더 구비하는 것을 특징으로 하는 신호 지연 회로.
3. 제 1 항에 있어서,

   상기 클록신호에 의해 제어되어 상기 논리합 수단의 출력을 통과시키는 제5 스위치를 더 구비하는 것을 특징으로 하는 신호 지연 회로.
4. 제 3 항에 있어서,

   상기 제1 내지 제5 스위치는 전송 게이트(transfer gate)로 이루어지는 것을 특징으로 하는 신호 지연 회로.
5. 입력단을 통해 입력되는 신호를 클록신호에 대해 차별적으로 지연시키는 회로에 있어서,

   내부 클록 신호 생성 수단과 입력 신호 지연 수단을 구비하며,

   상기 내부 클록 신호 생성 수단은 외부 클록 신호에 대해 반전되고 소정 시간 지연된 제1 내부 클록 신호와, 상기 제1 내부 클록 신호에 대해 반전되고 소정 시간 지연된 제2 내부 클록 신호와, 상기 제2 내부 클록 신호에 대해 반전되고 소정 시간 지연된 제3 내부 클록 신호와, 상기 제3 내부 클록 신호에 대해 반전되고 소정 시간 지연된 제4 내부 클록 신호를 생성하며,

   상기 입력 신호 지연 수단은 제1 신호 경로와 제2 신호 경로와 논리 연산 수단을 구비하며,

   상기 제1 신호 경로는

   입력 단자는 상기 신호 지연 회로의 입력단에 연결되고, 반전 제어 단자에는 제4 내부 클록 신호가 인가되며, 비반전 제어 단자에는 제3 내부 클록 신호가 인가되는 제1 전송 게이트와,

   상기 제1 전송 게이트의 출력 단자에 입력 단자가 연결되는 제1 래치와,

   입력 단자는 상기 제1 래치의 출력 단자에 연결되고, 반전 제어 단자에는 제1 내부 클록 신호가 인가되며, 비반전 제어 단자에는 제2 내부 클록 신호가 인가되는 제2 전송 게이트와,

   입력 단자가 상기 제2 전송 게이트의 출력 단자에 연결되는 제2 래치를 포함하며,

   상기 제2 신호 경로는

   입력 단자가 상기 신호 지연 회로의 입력단에 연결되는 지연부와,

   입력 단자는 상기 지연부의 출력 단자에 연결되고, 반전 제어 단자에는 제2 내부 클록 신호가 인가되며, 비반전 제어 단자에는 제1 내부 클록 신호가 인가되는 제3 전송 게이트와,

   상기 제3 전송 게이트의 출력 단자에 입력 단자가 연결되는 제3 래치와,

   입력 단자는 상기 제3 래치의 출력 단자에 연결되고, 반전 제어 단자에는 제3 내부 클록 신호가 인가되며, 비반전 제어 단자에는 제4 내부 클록 신호가 인가되는 제4 전송 게이트와,

   입력 단자가 제4 전송 게이트의 출력 단자에 연결되는 제4 래치를 포함하며,

   상기 논리 연산 수단은

   상기 제2 래치의 출력과 상기 제4 래치의 출력에 대해 NAND 연산을 수행하는 NAND 게이트를 포함하는 것을 특징으로 하는 신호 지연 회로.
6. 제 5 항에 있어서,

   입력 단자는 상기 NAND 게이트의 출력 단자에 연결되고, 반전 제어 단자에는 제3 내부 클록 신호가 인가되며, 비반전 제어 단자에는 제4 내부 클록 신호가 인가되는 제5 전송 게이트를 더 구비하는 것을 특징으로 하는 신호 지연 회로.
7. 제 6 항에 있어서,

   입력 단자가 상기 제5 전송 게이트의 출력 단자에 연결되는 제5 래치를 더 구비하는 것을 특징으로 하는 신호 지연 회로.