KR20010047582A - 데이터 동기화 회로 - Google Patents

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Abstract

데이터 동기화 회로가 개시된다. 본 발명의 데이터 동기화 회로는 클럭에 대하여 앞서거나 뒤서는 입력 데이터를 클럭에 동기시키기 위하여, 입력 데이터와 상기 클럭을 입력하는 제1 배타적 논리합 게이트와, 배타적 논리합 게이트의 출력을 수신하여 소정의 펄스 폭 이상의 펄스는 출력으로 통과시키지만 상기 펄스 폭 이하의 펄스는 차단하는 펄스 폭 필터와, 펄스 폭 필터의 출력과 클럭을 입력으로 하는 제2 배타적 논리합 게이트를 구비한다.

Description

데이터 동기화 회로{Data synchronizing circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 클럭에 대하여 앞서거나 뒤서서 입력되는 데이터를 클럭에 동기시키는 데이터 동기화 회로에 관한 것이다.
최근에 널리 사용되고 있는 동기식 디램(synchronous DRAM)은 클럭(clock)에 동기되어 메모리 셀로 데이터를 입력하거나 메모리 셀 데이터는 유효 데이터 구간 (data valid window)으로 출력한다. 이러한 동기식 디램은 클럭 주파수가 높아짐에 따라 데이터의 유효 구간은 줄어드는 반면, 클럭과 데이터간의 시간차 또는 위상차라고 일컬어지는 스큐(skew)가 발생되는 구간은 줄어들지 않는다.
이러한 스큐는 동기식 디램 내부의 지연이나, 동기식 디램이 장착되는 회로 기판(PCB; printed circuit board)에서의 신호 전송 시간, 또는 메모리 콘트롤러(memory controller)와 동기식 디램에서 사용되는 클락 신호의 상대적인 시간차에 의하여 발생된다. 그리하여, 스큐의 발생은 줄어드는 데이터 유효 구간에 비하여 상대적으로 큰 비중으로 나타난다.
클럭 신호는 하나의 핀으로 입력되어 디바이스(device) 전체에 분배된다. 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 클럭 신호는 입력 핀에 바로 인접한 부분의 클럭 신호에 대하여 상당히 지연될 수 있다. 이러한 지연은 동기식 디램 내부의 각부분 사이의 동기를 유지하는 것을 어렵게 한다.
이러한 동기를 유지하기 위한 하나의 방법으로 회로 기판 상에 데이터 라인의 연결 구조와 동일하게 클락 신호의 연결 구조를 구현하여, 데이터 라인의 스큐만큼 클락 신호도 스큐를 가지도록 하는 방법이 있다. 이 방법은 데이터 라인의 전송 방향과 같은 방향으로 클럭 신호가 전송되어야만 한다는 조건을 전제로 하기 때문에, 두 개의 클락 신호 즉, 전송 클락(Tclk)과 수신 클락(Rclk)을 구비한다. 그러나, 이러한 방법은 메모리 장치의 독출/기입 명령에 사용되는 주 클락(master clock)과 전송 클락(Tclk) 및 수신 클락(Rclk)간의 타이밍 조절이 어렵고, 이를 해결하기 위한 부가적인 회로들을 필요로 하여 디바이스 단가를 올리게 되는 문제점을 내포한다.
또한, 동기를 유지하기 위한 다른 방법으로는 양방향 데이터 스트로브 방식(bidirectional data strobe)이 있는 데, IEEE 저널(IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL 33. NO. 11.NOVEMBER 1998)에 개시되어 있다. 양방향 데이터 스트로브 방식은 데이터 스트로브 신호(data strobe signal)라는 부가적인 신호를 각 디바이스 마다 구비하여 데이터의 전송 방향과 동일하게 데이터 스트로브 신호를 방법이다. 그러나, 이 방법도 주 클락(master clock)과 데이터 스트로브 신호와의 타이밍 조절이 어려운 문제점을 가진다.
따라서, 전송 클락(Tclk) 및 수신 클락(Rclk) 그리고 데이터 스트로브 신호를 필요로 하지 않고, 클럭 신호와 데이터간에 동기를 맞출 수 있는 데이터 동기화 회로가 필수적으로 요구된다.
본 발명의 목적은 클럭 신호와 데이터간에 동기를 맞추는 데이터 동기화 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 데이터 동기화 회로를 나타내는 도면이다.
도 2는 도 1의 펄스 폭 필터를 구체적으로 나타내는 도면이다.
도 3은 도 2의 펄스 폭 필터의 동작 타이밍도를 나타내는 도면이다.
도 4는 도 1의 데이터 동기화 회로의 동작 타이밍도를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 데이터 동기화 회로를 나타내는 도면이다.
도 6은 도 5의 데이터 동기화 회로의 동작 타이밍도를 나타내는 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 데이터 동기화 회로를 나타내는 도면이다.
도 8은 도 7의 데이터 동기화 회로의 동작 타이밍도를 나타내는 도면이다.
도 9는 도 7의 위상 검출기 및 차아지 펌프를 나타내는 도면이다.
도 10은 도 7의 펄스 폭 필터의 지연시간을 가변시키는 방법을 나타내는 도면이다.
도 11은 본 발명의 데이터 동기화 회로들을 구비하는 반도체 집적 회로의 회로 기판 상의 응용예를 나타내는 도면이다.
도 12는 도 11의 응용예에서의 동작 타이밍도를 나타내는 도면이다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 데이터 동기화 회로는, 클럭에 대하여 앞서거나 뒤서는 입력 데이터를 클럭에 동기시키기 위하여, 입력 데이터와 상기 클럭을 입력하는 제1 배타적 논리합 게이트와, 배타적 논리합 게이트의 출력을 수신하여 소정의 펄스 폭 이상의 펄스는 출력으로 통과시키지만 상기 펄스 폭 이하의 펄스는 차단하는 펄스 폭 필터와, 펄스 폭 필터의 출력과 클럭을 입력으로 하는 제2 배타적 논리합 게이트를 구비한다.
바람직하기로, 펄스 폭 필터는 배타적 논리합 게이트의 출력을 입력으로 하여 소정의 지연시간으로 지연시키는 지연단과, 배타적 논리합 게이트의 출력과 지연단의 출력을 입력으로 하는 부정 논리곱 게이트와, 배타적 논리합 게이트의 출력과 지연단의 출력을 입력으로 하는 논리합 게이트와, 부정 논리곱 게이트의 출력 및 논리합 게이트의 출력을 각각 한쪽 입력으로 하고 자신들의 출력들이 서로 교차하여 다른쪽 입력으로 궤환되는 부정 논리곱 게이트들을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 데이터 동기화 회로는, 클럭에 대하여 앞서거나 뒤서는 입력 데이터를 클럭에 동기시키기 위하여, 클럭을 수신하여 소정의 위상 만큼 앞서는 선행 클럭 신호를 발생하는 지연동기루프와, 입력 데이터와 선행 클럭 신호를 입력하는 제1 배타적 논리합 게이트와, 배타적 논리합 게이트의 출력을 수신하여 소정의 펄스 폭 이상의 펄스는 출력으로 통과시키지만 상기 펄스 폭 이하의 펄스는 차단하는 펄스 폭 필터와, 펄스 폭 필터의 출력과 클럭을 입력으로 하는 제2 배타적 논리합 게이트를 구비한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 데이터 동기화 회로는 클럭에 대하여 앞서거나 뒤서는 입력 데이터를 클럭 에지에 입력 데이터의 유효 구간의 중간지점을 매칭시키기 위하여, 클럭을 수신하여 소정의 위상 만큼 지연시키는 위상지연기와, 클럭을 수신하여 클럭의 지연시간을 가변시키는 가변 지연기와, 위상 지연기 및 가변 지연기의 출력들의 위상을 검출하는 위상 검출기와, 위상검출기의 출력에 응답하여 출력 전압을 발생하고 그 출력 전압이 가변 지연기의 지연시간을 제어하는 차아지 펌프와, 입력 데이터와 클럭을 입력하는 제1 배타적 논리합 게이트와, 제1 배타적 논리합 게이트의 출력을 수신하여 소정의 펄스 폭 이상의 펄스는 통과시키지만 펄스 폭 이하의 펄스는 차단되어 소정의 지연시간으로 지연되되, 차아지 펌프의 상기 출력 전압에 제어되어 지연시간이 가변하는 펄스 폭 필터와, 펄스 폭 필터의 출력과 가변 지연기의 출력을 입력으로 하는 제2 배타적 논리합 게이트를 구비한다.
이와 같은 본 발명의 데이터 동기화 회로는 종래의 데이터 스트로브 방식과는 달리 데이터 스트로브 신호 및 전송 클락(Tclk) 및 수신 클락(Rclk)을 필요로 하지 않으면서 클럭 신호에 동기되는 데이터를 출력한다. 또한, 클럭 신호 에지(edge)에 출력 데이터의 유효 윈도우 구간의 중간지점이 매칭되기 때문에 출력 데이터의 데이터 셋-업/홀드(setup/hold) 시간을 확보하게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 동기식 디램이 예로서 기술되는 데, 클럭에 동기되어 동작하는 동기식 반도체 메모리 장치들 예컨대, 램버스디램 등에도 적용될 수 있음은 물론이다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 데이터 동기화 회로를 나타내는 도면이다. 도 1의 데이터 동기화 회로(10)는 클럭(CLK)에 대하여 앞서거나 뒤서서 수신되는 입력 데이터(DI)를 클럭(CLK)에 동기시켜 그 결과를 출력 데이터(DO)로 제공하는 회로이다. 데이터 동기화 회로(10)에는 펄스 폭 필터(12)를 구비하는 데, 펄스 폭 필터(12)는 도 2에 구체적으로 도시되어 있다.
도 2의 펄스 폭 필터(12)는 수신되는 펄스들 중에서 소정의 펄스폭 이상의 펄스는 통과시켜 출력으로 내보내지만, 그 이하의 펄스폭은 무시하여 차단하는 동작을 수행한다. 구체적으로, 펄스 폭 필터(12)는 입력신호(input)을 소정의 지연시간(Td1)으로 지연시키는 지연단(14), 입력신호(input)와 지연단(14)의 출력인 노드 ND를 입력으로 하는 2-입력 낸드 게이트(G2) 및 2-입력 오아(or) 게이트(G2), 그리고, 2-입력 낸드 게이트(G2)의 출력인 노드 NS 및 2-입력 오아(or) 게이트(G2)의 출력인 노드 NR를 각각 한쪽 입력으로 하는 2-입력 낸드 게이트(G6,G8)의 출력들이 서로 교차하여 2-입력 낸드 게이트(G6,G8)의 다른쪽 입력으로 궤환되고, 2-입력 낸드 게이트(G6)의 출력은 출력신호(output)가 되는 것으로 구성된다.
입력신호(input)에 대하여 지연단(14)의 지연시간(Td1) 만큼 지연되어 노드 ND의 출력이 나타난다. 지연단(14)는 일반적으로 인버터 체인으로 구성되어 지연시간(Td1)이 고정된다. 입력신호(input) 및 노드 ND의 논리 상태에 따른 펄스 폭 필터(12)의 각 노드들의 논리 상태를 표로 나타내면 다음과 같다.
input ND NS NR output
0 0 1 0 1
0 1 1 1 이전상태유지
1 0 1 1 이전상태유지
1 1 0 1 1
이 표와 연관하여 펄스 폭 필터(12)의 동작을 나타내면 도 3과 같다. 도 3의 동작 타이밍도에는 입력신호(input) 내 소정의 펄스 폭 이하의 펄스들(P1,P2,P3)이 출력신호(output)에 나타나지 않음을 알 수 있다. 그리고, 수신되는 펄스들 중에서 소정의 펄스폭 이상의 펄스는 통과시켜 지연단(14)의 지연 시간(Td1) 지연되어 출력으로 나타난다. 따라서, 펄스 폭 필터(12)는 수신되는 펄스들 중에서 소정의 펄스폭 이상의 펄스는 통과시켜 출력으로 내보내지만, 그 이하의 펄스폭은 무시하여 차단시킨다.
다시, 도 1을 참조하면, 데이터 동기화 회로(10)는 입력 데이터(DI)와 클럭(CLK)을 입력하는 2-입력 배타적 논리합(XOR1), 2-입력 배타적 논리합(XOR2)의 출력인 노드 A를 입력으로 하는 펄스 폭 필터(12), 그리고, 펄스 폭 필터(12)의 출력인 노드 B와 클럭(CLK)을 입력하는 2-입력 배타적 논리합(XOR2)을 포함한다. 데이터 동기화 회로(10)의 동작은 도 4를 참조하여 설명한다.
도 4의 동작 타이밍도에서 입력 데이터(DI)는 클럭(CLK)에 앞서서 "10011"으로 입력되고 있다(ⓐ). 이 입력 데이터(DI)와 클럭(CLK)의 배타적 논리합(XOR1)의 결과인 노드 A는 다양한 펄스 폭들을 갖는 펄스로 나타난다. 이 노드 A를 입력하는 펄스 폭 필터(12)는 앞서 기술한 바와 같이 소정의 펄스 폭 이상의 펄스에 대해서는 통과시키지만 소정의 펄스 폭 이하의 펄스들(P1,P2,P3)에 대해서는 무시하여 차단되기 때문에, 그 결과 출력은 노드 B와 같이 나타난다. 여기서, 노드 B는 펄스 폭 필터(12) 자체의 지연시간(Td1)을 고려하지 않은 출력을 나타내고 있다.
이후, 노드 B와 클럭(CLK)의 배타적 논리합(XOR2)의 결과인 출력 데이터(DO)는 클럭(CLK)에 동기되는 "10011"로 나타난다(ⓑ). 따라서, 데이터 동기화 회로(10)는 클럭(CLK)에 대하여 앞서 수신되는 입력 데이터(DI)를 클럭(CLK)에 동기시켜 그 결과를 출력 데이터(DO)로 제공한다.
그리고, 본 실시예의 데이터 동기화 회로(10)가 클럭(CLK)에 대하여 뒤서서 수신되는 입력 데이터(DI)도 클럭(CLK)에 동기시켜 그 결과를 출력 데이터(DO)로 제공한다는 것은 당업자에게 주지되므로, 이에 대한 설명은 생략하고자 한다.
한편, 데이터 동기화 회로(10)은 펄스 폭 필터(12) 자체의 지연시간(Td1)을 고려하게 되면, 노드 B는 지연시간(Td1) 만큼 지연된 B*로 나타난다. B*와 클럭(CLK)의 배타적 논리합(XOR2)의 결과인 출력 데이터(DO*)는 클럭(CLK)에 동기되는 "10011"로 나타나지만(ⓒ), 연속되는 "0" 데이터들 사이에서 글리치(glitch;G1,G2,G3))가 나타나는 문제점을 내포한다. 이러한 문제점은 계속되는 도 5에서 해결하고자 한다.
제2 실시예
도 5는 본 발명의 제2 실시예에 따른 데이터 동기화 회로(20)를 나타낸다. 도 5의 데이터 동기화 회로(20)는 도 1의 데이터 동기화 회로(10)에서 지연 동기 루프(Delayed Lock Loop;DLL,22)를 더 구비한다.
지연 동기 루프(22)은 일반적으로 클럭(CLK)에 대하여 일정 시간(Td2) 앞으로 시프트(shift)되어 클럭(CLK) 보다 위상이 앞서는 선행 클럭 신호를 제공한다. 펄스 폭 필터(12)의 지연시간(Td1)을 보상하기 위하여 클럭(CLK)은 지연 동기 루프(22)로 입력되어 이 지연시간(Td1) 만큼 위상이 앞서는 클럭신호, 즉 노드 F를 발생하는 데, 지연동기루프(22)의 위상지연시간(Td2)은 펄스 폭 필터(12)의 지연시간(Td1)과 동일하도록 설정된다. 노드 F는 도 1의 클럭(CLK)처럼 배타적 논리합(XOR1)으로 수신된다. 본 실시예의 데이터 동기화 회로(20)의 동작은 도 6에 도시되어 있다.
도 6의 동작 타이밍도는 입력 데이터(DI)가 클럭(CLK)에 앞서서 "10011"으로 입력되고 있다(ⓓ). 클럭(CLK)은 지연 동기 루프(22)로 입력되어 지연시간(Td2) 만큼 위상이 앞서는 노드 F를 발생한다(ⓔ). 입력 데이터(DI)와 노드 F의 배타적 논리합(XOR1)의 결과인 노드 D는 다양한 펄스 폭들을 갖는 펄스로 나타난다. 노드 D는 펄스 폭 필터(12)을 통과하는 데, 앞서 기술한 바와 같이 소정의 펄스 폭 이상의 펄스에 대해서는 통과시키지만 소정의 펄스 폭 이하의 펄스들(P1,P2,P3)에 대해서는 차단시키면서 펄스 폭 필터(12) 자체의 지연시간(Td1) 만큼 지연된 노드 E를 발생한다(ⓕ). 이후, 노드 E와 클럭(CLK)의 배타적 논리합(XOR2)의 결과인 출력 데이터(DO)는 클럭(CLK)에 동기되는 "10011"로 나타난다(ⓖ).
따라서, 본 실시예의 데이터 동기화 회로(20)는 클럭(CLK)에 대하여 앞서 수신되는 입력 데이터(DI)를 클럭(CLK)에 동기시켜 그 결과를 출력 데이터(DO)로 제공하며, 제1 실시예의 데이터 동기화 회로(10)에서 나타난 글리치(glitch)가 더 이상 발생하지 않는다.
제3 실시예
도 7은 본 발명의 제3 실시예에 따른 데이터 동기화 회로(30)를 나타내는 도면이다. 도 7의 데이터 동기화 회로(30)는 도 5의 펄스 폭 필터(12)의 통과폭이 예컨대, 클럭(clk) 폭(width)의 ½(=클럭(CLK) 주기의 ¼)일 경우에, 클럭(CLK)에 대하여 앞서거나 뒤서는 위상 즉, 지연시간이 펄스 폭 필터(12)의 통과폭 보다 길어지게 되면 이 통과폭을 넘지 못하는 정상적인 입력 데이터(DI)가 무시될 수도 있는 데, 이러한 문제점을 보완하기 위하여 구성된다. 따라서, 가변 지연단들을 구비하여 지연시간을 모두 동일하게 클럭(CLK) 주기의 ¼에 맞추도록 설정된다.
도 7을 참조하면, 데이터 동기화 회로(30)는 입력 데이터(DI)를 수신하는 입력버퍼(31), 클럭(CLK)을 수신하는 클럭버퍼(32), 입력버퍼(31)와 클럭버퍼(32)의 출력들인 노드 G와 노드 H를 입력하는 2-입력 배타적 논리합(XOR1), 노드 H를 이후에 설명될 차이지 펌프(36)의 출력(VCON)에 따라 지연시간(Td3)을 조정하여 지연시키는 가변 지연단(33), 노드 H를 π/2, 즉 클럭(CLK) 주기의 ¼ 만큼(Tclk/4) 지연시키는 위상 지연단(34), 가변 지연단(33) 및 위상 지연단(34)의 출력들인 노드 I 및 노드 J를 입력으로 하는 위상 검출기(35), 위상 검출기(35)의 출력인 노드 K를 수신하는 차아지 펌프(36), 배타적 논리합(XOR1)의 출력 노드 L을 수신하여 차이지 펌프(36)의 출력 VCON에 따라 지연시키는 펄스 폭 필터(37), 그리고, 펄스 폭 필터(37)의 출력 노드 M 및 노드 I를 입력하는 2-입력 배타적 논리합(XOR2)으로 구성된다. 본 실시예의 데이터 동기화 회로(30)의 동작을 도 8의 타이밍도와 연관하여 설명한다.
도 8에서, 클럭(CLK)은 클럭버퍼(32)를 통과하여 노드 H로 나타난다. 노드 H는 가변 지연단(33)을 통과하면서 후술하는 차아지 펌프(36)의 출력(VCON)에 제어되어 지연시간(Td3)이 변화되는 노드 I를 발생하고(ⓗ), 위상 지연단(34)을 통과하여 클럭(CLK) 주기의 ¼ 만큼(Tclk/4) 지연되는 노드 J를 발생한다(ⓘ). 노드 I 및 노드 J는 위상 검출기(35)로 입력되는 데, 위상 검출기(35)는 도 9에 도시되어 있다. 도 9의 위상 검출기(35)는 D-플립폴롭(D-flip flop)으로 구성되는 예이다. 따라서, 위상 검출기(35)의 출력은 도 8의 노드 K로 나타낸다.
그리고, 노드 K는 도 9의 적분기(integrator)로 구성되는 차아지 펌프(36)로 제공된다. 일반적으로, 차아지 펌프(36)는 커패시터(미도시)를 내장하여 입력 신호, 즉 노드 K에 따라 커패시터(미도시)를 충방전시켜 그 결과를 출력 전압으로 나타낸다. "하이레벨"의 노드 K에 의하여 차아지 펌프(36) 내 커패시터(미도시)를 충전시켜 적분기(36)의 출력 전압(VCON)을 상승시키고, "로우레벨"의 노드 K에 의하여 펌프(36) 내 커패시터(미도시)를 방전시켜 적분기(36)의 출력 전압(VCON)을 하강시킨다. 이러한 차아지 펌프(36)의 출력 전압(VCON)은 도 8에 도시되어 있다.
다시, 도 7 및 도 8을 참조하면, 가변 지연단(33)은 클럭(CLK) 즉, 노드 H에 대하여 그 출력인 노드 I는 상승하는 차아지 펌프(36)의 출력 전압(VCON)에 응답해서는 지연시간(Td3)이 점점 길어지고, 하강하는 차아지 펌프(36)의 출력 전압(VCON)에 응답해서는 지연시간(Td3)이 점점 짧아진다. 그리하여, 가변 지연단(33)의 지연시간을 클럭(CLK) 주기의 ¼(Tclk/4)로 맞춘다.
이 후, 수신되는 입력 데이터(DI)는 입력버퍼(31)를 통하여 노드 G로 나타나는 데, 클럭(CLK)에 대하여 뒤서서 "11010110"으로 수신된다. 배타적 논리합 게이트(XOR1)는 노드 G 및 노드 H를 수신하여 그 결과를 노드 L로 나타낸다. 펄스 폭 필터(37)는 노드 L을 입력 신호(input)로 하고, 차아지 펌프(36)의 출력 전압(VCON)을 제어 신호로 하여 펄스 폭 필터(37)의 지연시간(Td4)을 조절한다(ⓙ).
앞서 설명한 도 2의 펄스 폭 필터(12)는 지연단(14)의 지연시간(Td1)이 고정되는 것에 비하여 도 7의 펄스 폭 필터(37)는 차아지 펌프(36)의 출력 전압(VCON)에 제어되어 지연시간(Td4)이 변화한다. 펄스 폭 필터(37)의 지연시간(Td4)을 조절하는 방법은 도 10에 도시되어 있다.
도 10은 도 2의 펄스 폭 필터(12) 내 지연단(14) 대신에 사용되는 가변 지연단(114)을 나타낸다. 이를 참조하면, 가변 지연단(114)은 상승하는 차아지 펌프(36)의 출력 전압(VCON)에 응답하는 트랜지스터(TN1)의 도통 전류가 많이 흘러 입력 신호(input) 즉, 도 7의 노드 L이 노드 ND로 빨리 전달되고, 하강하는 차아지 펌프(36)의 출력 전압(VCON)에 응답해서는 트랜지스터(TN1)의 도통 전류가 적게 흘러 노드 L이 노드 ND로 천천히 전달된다. 이를 그래프로 나타내면, 차아지 펌프(36)의 출력 전압(VCON)이 높아지면 지연시간(Td4)이 짧아지고 차아지 펌프(36)의 출력 전압(VCON)이 낮아지면 지연시간(Td4)이 길어진다. 이렇게 하여, 펄스 폭 필터(37)의 지연시간(Td4)도 클럭(CLK) 주기의 ¼(Tclk/4)로 맞춘다.
따라서, 도 7의 펄스 폭 필터(37)는 노드 L의 소정의 펄스 폭 이상의 펄스에 대해서는 통과시키지만 소정의 펄스 폭 이하의 펄스들(P1,P2,P3)에 대해서는 무시하여 차단시키면서, 차아지 펌프(36)의 출력 전압(VCON)에 제어되는 가변된 지연시간(Td4) 즉, 클럭(CLK) 주기의 ¼(Tclk/4)으로 지연시킨다.
이 후, 노드 M 및 노드 I를 입력으로 하는 배타적 논리합(XOR2)의 출력인 출력 데이터(DO)는 클럭(CLK)의 에지(edge)에 데이터 윈도우 구간의 중간지점이 매칭되는 "11010110"으로 나타낸다(ⓚ). 따라서, 본 실시예의 데이터 동기화 회로(30)는 클럭(CLK)에 대하여 뒤서서 수신되는 입력 데이터(DI)를 클럭(CLK) 에지에 데이터 윈도우 구간의 중간지점이 매칭되는 출력 데이터(DO)를 제공한다. 그러므로, 본 실시예의 데이터 동기화 회로(30)를 통하여 출력 데이터(DO)는 클럭(CLK) 에지를 기준으로 데이터 셋-업/홀드(setup/hold) 시간을 확보하게 된다.
응용예
도 11은 본 발명의 데이터 동기화 회로를 구비하는 메모리 장치의 메모리 인터페이스 방식을 나타낸다. 메모리 인터페이스(40)에는 다수개의 메모리 장치들 예컨대, 동기식 디램들(41,42,43)과 동기식 디램을 제어하는 메모리 콘트롤러(44)를 구비한다. 동기식 디램들(41,42,43) 및 메모리 콘트롤러(44)에는 데이터 동기화 회로를 구비하고 클럭 발생기(46)에서 제공되는 클럭 신호(CLK)에 동기되는 데이터들을 DQ 라인을 통하여 송수신한다.
메모리 콘트롤러(44)와 가장 가까운 동기식 디램(43)과의 거리를 L1이라 하고 이에 해당되는 신호 전송 시간(flight time)을 Tf1이라 하며, 메모리 콘트롤러(44)와 가장 먼 동기식 디램(41)과의 거리를 L2라 하고 이에 해당되는 신호 전송 시간을 Tf2라 했을 때, 메모리 콘트롤러(44)로부터 각 동기식 디램으로 제공되는 데이터는 클럭 신호(CLK)로부터 Tf1 내지 Tf1+Tf2 사이의 시간 후에 동기식 디램들(41,42,43)에 도달한다.
이와 같은 데이터 동기화 회로를 구비하는 메모리 장치의 메모리 인터페이스 방식의 동작은 도 12와 같이 나타난다. 도 12를 참조하면, 클럭 발생기(46)로부터 메모리 콘트롤러(44)로 제공되는 클럭(CLK_MC)과 각 동기식 디램들(41,42,43)로 제공되는 클럭(CLK_M)의 위상이 지연없이 동일하다고 가정하면, 메모리 콘트롤러(44)에서 제공되어 DQ 라인상에 나타나는 데이터(DQ_MC)는 데이터 유효 구간의 중간지점이 클럭(CLK_MC) 에지에 매칭된다. 그러나, 이 데이터(DQ_MC)가 각 동기식 디램들(41,42,43)에 도달하게 되면, 각 동기식 디램들(41,42,43)과 연결되는 DQ 라인 상의 데이터(DQ_M)는 데이터(DQ_MC)의 시작점이 Tf1 내지 Tf1+Tf2으로 지연되어 나타난다.
이렇게 지연된 DQ 라인 상의 데이터(DQ_M)는 각 동기식 디램들(41,42,43)에 내장된 데이터 동기화 회로를 통하여 클럭(CLK_M)에 동기되되, 클럭(CLK_M)의 에지에 데이터 유효 구간의 중간지점이 매칭되어져 각 동기식 디램들(41,42,43) 내부의 DQ 라인(IDQ)으로 제공된다. 따라서, 본 발명의 데이터 동기화 회로는 메모리 인터페이스 방식에서도 클럭(CLK_MC,CLK_M)에 동기되는 각 동기식 디램들(41,42,43)의 내부 DQ 라인(IDQ)을 구현 가능하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 종래의 데이터 스트로브 방식과는 달리 데이터 스트로브 신호 및 전송 클락(Tclk) 및 수신 클락(Rclk)을 필요치 않으면서 클럭 신호에 동기되는 데이터를 출력한다.
또한, 클럭 신호 에지(edge)에 출력 데이터의 유효 윈도우 구간의 중앙이 매칭되기 때문에 출력 데이터(DO)의 데이터 셋-업/홀드(setup/hold) 시간을 확보하게 된다.

Claims (8)

  1. 클럭에 대하여 앞서거나 뒤서는 입력 데이터를 상기 클럭에 동기시키는 데이터 동기화 회로에 있어서,
    상기 입력 데이터와 상기 클럭을 입력하는 제1 배타적 논리합 게이트;
    상기 배타적 논리합 게이트의 출력을 수신하여 소정의 펄스 폭 이상의 펄스는 출력으로 통과시키지만 상기 펄스 폭 이하의 펄스는 무시하여 통과시키지 않는 펄스 폭 필터; 및
    상기 펄스 폭 필터의 출력과 상기 클럭을 입력으로 하는 제2 배타적 논리합 게이트를 구비하는 것을 특징으로 하는 데이터 동기화 회로.
  2. 제1항 에 있어서, 상기 펄스 폭 필터는
    상기 배타적 논리합 게이트의 출력을 입력으로 하여 소정의 지연시간으로 지연시키는 지연단;
    상기 배타적 논리합 게이트의 출력과 상기 지연단의 출력을 입력으로 하는 부정 논리곱 게이트;
    상기 배타적 논리합 게이트의 출력과 상기 지연단의 출력을 입력으로 하는 논리합 게이트;
    상기 부정 논리곱 게이트의 출력 및 상기 논리합 게이트의 출력을 각각 한쪽 입력으로 하고 자신들의 출력들이 서로 교차하여 다른쪽 입력으로 궤환되는 부정 논리곱 게이트들을 구비하는 데이터 동기화 회로.
  3. 클럭에 대하여 앞서거나 뒤서는 입력 데이터를 상기 클럭에 동기시키는 데이터 동기화 회로에 있어서,
    상기 클럭을 수신하여 소정의 위상 만큼 앞서는 선행 클럭 신호를 발생하는 지연동기루프;
    상기 입력 데이터와 상기 선행 클럭 신호를 입력하는 제1 배타적 논리합 게이트;
    상기 배타적 논리합 게이트의 출력을 수신하여 소정의 펄스 폭 이상의 펄스는 출력으로 통과시키지만 상기 펄스 폭 이하의 펄스는 무시하여 통과시키지 않는 펄스 폭 필터; 및
    상기 펄스 폭 필터의 출력과 상기 클럭을 입력으로 하는 제2 배타적 논리합 게이트를 구비하는 것을 특징으로 하는 데이터 동기화 회로.
  4. 클럭에 대하여 앞서거나 뒤서는 입력 데이터를 상기 클럭 에지에 상기 입력 데이터의 유효 구간의 중간지점을 매칭시키는 데이터 동기화 회로에 있어서,
    상기 클럭을 수신하여 소정의 위상 만큼 지연시키는 위상지연기;
    상기 클럭을 수신하여 상기 클럭의 지연시간을 가변시키는 가변 지연기;
    상기 위상 지연기 및 상기 가변 지연기의 출력들의 위상을 검출하는 위상 검출기;
    상기 위상검출기의 출력에 응답하여 출력 전압을 발생하고 그 출력 전압이 상기 가변 지연기의 지연시간을 제어하는 차아지 펌프;
    상기 입력 데이터와 상기 클럭을 입력하는 제1 배타적 논리합 게이트;
    상기 배타적 논리합 게이트의 출력을 수신하여 소정의 펄스 폭 이상의 펄스는 통과시키지만 상기 펄스 폭 이하의 펄스는 차단되어 소정의 지연시간으로 지연되되, 상기 차아지 펌프의 상기 출력 전압에 제어되어 상기 지연시간이 가변하는 펄스 폭 필터; 및
    상기 펄스 폭 필터의 출력과 상기 가변 지연기의 출력을 입력으로 하는 제2 배타적 논리합 게이트를 구비하는 것을 특징으로 하는 데이터 동기화 회로.
  5. 제4 항에 있어서, 상기 데이터 동기화 회로는
    상기 입력 데이터 및 상기 클럭이 입력 버퍼 및 클럭 버퍼를 통하여 수신되는 것을 특징으로 하는 데이터 동기화 회로.
  6. 제4 항에 있어서, 상기 위상 검출기는
    상기 가변 지연기의 출력이 데이터 입력으로, 상기 위상 지연기의 출력이 클럭 신호로 입력되는 D-플립풀롭인 것을 특징으로 하는 데이터 동기화 회로.
  7. 제4 항에 있어서, 상기 차아지 펌프는
    상기 위상 검출기의 출력에 따라 내장된 커패시터를 충방전시켜 그 결과를 상기 출력 전압으로 나타내는 것을 특징으로 하는 데이터 동기화 회로.
  8. 제4 항 에 있어서, 상기 펄스 폭 필터는
    상기 배타적 논리합 게이트의 출력을 입력으로 하여 소정의 지연시간으로 지연시키는 지연단;
    상기 배타적 논리합 게이트의 출력과 상기 지연단의 출력을 입력으로 하는 부정 논리곱 게이트;
    상기 배타적 논리합 게이트의 출력과 상기 지연단의 출력을입력으로 하는 논리합 게이트;
    상기 부정 논리곱 게이트의 출력 및 상기 논리합 게이트의 출력을 각각 한쪽 입력으로 하고 자신들의 출력들이 서로 교차하여 다른쪽 입력으로 궤환되는 부정 논리곱 게이트들; 및
    상기 차아지 펌프의 상기 출력 전압의 상승구간에 응답하여 트랜지스터의 도통 전류가 많이 흘러 상기 지연시간이 짧아지고, 상기 차아지 펌프의 상기 출력 전압의 하강구간에 응답해서는 트랜지스터의 도통 전류가 적게 흘러 상기 지연시간이 길어지는 가변 지연단을 구비하는 것을 특징으로 하는 데이터 동기화 회로.
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