KR100301048B1 - 지연단의수가가변하는지연동기루프및이를구동하는방법 - Google Patents

지연단의수가가변하는지연동기루프및이를구동하는방법 Download PDF

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Abstract

지연단의 수가 가변하는 지연 동기 루프 및 이를 구동하는 방법이 개시된다.본 발명의 지연 동기 루프는 위상 감지기, 차아지 펌프 및 가변 지연 회로 등으로 구성된다. 기준 클락 신호에 일치하도록 피드백 신호의 위상을 조절하는 본 발명의 가변 지연 회로는 퓨즈의 절단에 의하여 증가 또는 감소하는 지연단을 포함한다. 이와 같이 퓨즈의 절단으로 지연단의 수를 가변함으로써 기준 클락 신호와 피드백 신호의 위상 조절이 용이하고, 적용될 수 있는 기준 클락 신호의 주파수 영역이 증가한다. 그리고 궁극적으로는 본 발명의 지연 동기 루프를 채용하는 DDR, RDRAM, MML과 같은 디바이스의 동작 속도가 개선된다.

Description

지연단의 수가 가변하는 지연 동기 루프 및 이를 구동하는 방법{Delay lock loop having variable stage and operating method}
본 발명은 전자회로에 관한 것으로서, 특히 지연 동기 루프(Delay lock loop)로 알려진 것과 같은 형태의 전자회로에 관한 것이다.
지연 동기 루프는 기준 클락 신호(reference clock signal)에 대하여 일정시간의 시프트를 가지는 클락 신호를 제공하는 데 사용된다. 비록 지연 동기 루프 회로에 의하여 제공되는 클락 신호는 기준 클락에 대하여 지연되지만, 위상적으로는 기준 클락에 대하여 앞서는 경우가 많다. 그래서 본 명세서에서는, 설명의 편의상, 지연 동기 루프에 의하여 발생되는 신호를 선행 클락 신호(advanced clock signal)라고 부른다.
일반적으로 선행 클락 신호를 필요로 하는 상황은 복합 메모리 장치(MML: Merged Memory with Logic), 램버스 디램(RDRAM: Rambus DRAM), 더블 데이터 레이트 싱크로너스 디램(DDR: Double Data Rata Synchronous DRAM)과 같이, 비교적 높은 집적도를 가지는 집적(IC: integrated circuit) 회로에서 발생한다. 기준 클락 신호는 하나의 핀으로 입력되어 디바이스 전체에 분배된다. 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 기준 클락 신호는 입력핀에 바로 인접한 부분의 기준 클락 신호에 대하여 상당히 지연될 수 있다. 이러한 지연은 IC의 각부분 사이의 동기를 유지하는 것을 어렵게 한다.
이러한 문제점을 보상하기 위하여 지연 동기 루프 회로가 IC 상에 포함될 수 있다. 지연 동기 루프 회로는 전형적으로 기준 클락 신호를 입력하는 입력 핀에 가까이 위치한다. 이 지연 동기 루프 회로는 기준 클락 신호를 수신하고, 선행 클락 신호를 발생한다. 이 선행 클락 신호는 기준 클락 신호와 대체적으로 유사하다. 그러나 선행 클락 신호가 기준 클락 신호에 대하여 클락이 기준 클락 입력 핀에 비교적 가까이 있는 집적 회로의 부분들로부터 먼곳까지 도달하는데 요구되는 시간과 거의 동일한 양으로 위상이 앞서나간다. 기준 클락 신호는 기준 클락 신호의 입력핀 가까이에서 계속하여 사용되는 반면에, 선행 기준 클락 신호는 원래의 기준 클락 신호에 정렬하여 위에서 언급한 IC의 더 멀리 떨어진 곳으로 전송된다. 이와 같은 방법으로 IC의 모든 부분에서 동기된 클락 신호가 수신되는데, 이 동기된 신호는 매우 빠른 속도에서도 IC의 동기된 작용을 동작시킨다.
도 1은 종래의 전형적인 지연 동기 루프의 개략적인 블락 다이어그램이다. 전형적인 지연 동기 루프 회로(10)는, 도 1에 도시된 바와 같이, 위상 감지기(12), 차아지 펌프(14), 가변 지연 회로(16) 및 지연 반영 회로(18)로서 구성된다. 지연 동기 루프 회로는 전형적으로 기준 클락 신호(RCLK)의 위상에 대하여 피드백 클락 신호(21)의 위상이 앞서거나 뒤질 때, 가변 지연 회로(16)에 의한 지연 시간을 조절하여 상기 피드백 클락 신호(21)의 위상과 상기 기준 클락 신호(RCLK)의 위상이 일치시킨다.
그런데 종래의 지연 동기 루프를 구성하는 가변 지연 회로는, 도 2에서 보는 바와 같이, 일정한 수(n개)로 결정되어 있는 지연단(ST)을 가진다. 이와 같이 지연단(ST)의 수가 일정한 경우에는 가변 지연 범위가 제한되므로, 동작 주파수 영역이 존재하게 된다. 즉, 동작 주파수 영역 보다 작은 주파수가 입력되는 경우에는, 가변 지연 회로의 지연은 더 이상 증가되지 못하게 되고, 피드백 신호가 외부 입력 신호보다 앞서는 방향으로 지터(jitter)가 발생하게 된다. 반대로, 동작 주파수 영역보다 큰 주파수가 입력되는 경우에는 가변 지연 회로의 지연을 더 이상 줄이지 못하여 피드백 신호가 외부 입력 신호보다 늦어지는 방향으로 지터가 발생한다. 그러므로 궁극적으로는 지연 동기 루프를 사용하는 MML 등에는 동작 주파수가 제한되는 문제점이 발생한다.
본 발명의 목적은 동작 주파수의 영역을 크게 하는 가변 지연 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 가변 지연 회로를 이용하여 피드백 신호를 기준 클락 신호에 일치시키는 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 전형적인 지연 동기 루프의 개략적인 블락 다이어그램이다.
도 2는 도 1의 가변 지연 회로를 나타내는 도면이다.
도 3은 본 발명의 지연 동기 루프의 개략적인 블락 다이어그램이다.
도 4는 도 3의 가변 지연 회로를 나타내는 도면이다.
도 5는 파워-업시에 외부 전원 전압(VCC)에 따른 파워-업 신호(PVCCH)의 변화를 나타내는 도면이다.
도 6은 본 발명의 지연 동기 루프를 구동하기 위한 플로우챠트이다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 지연 동기 루프는 기준 클락 신호의 위상과 지연 동기 루프 회로에 의하여 적어도 부분적으로는 제어되는 피드백 클락 신호의 위상를 일치시키는 회로에 관한 것이다. 본 발명의 지연 동기 루프는 상기 기준 클락 신호에 대하여 상기 피드백 클락 신호의 위상이 앞서는지 혹은 뒤지는지에 여부에 의하여 각각 활성하는 제1 또는 제2 출력을 발생하는 위상 감지기; 상기 피드백 클락 신호의 위상을 상기 기준 클락 신호에 일치하도록, 상기 위상 감지기의 제1 또는 제2 출력에 응답하여 그 전압 레벨이 가변하는 출력 신호를 발생하는 차아지 펌프; 및 다수개의 지연단을 포함하며, 상기 차아지 펌프의 출력 신호의 전압 레벨에 따라 가변하는 지연 시간으로, 상기 기준 클락 신호를 지연시키는 가변 지연 회로를 구비한다. 그리고 상기 가변 지연 회로에 포함되는 지연단 중의 적어도 하나는 소정의 퓨즈 절단에 응답하여 상기 기준 클락 신호의 지연 패스로서 작용한다. 또한 다른 실시예에서의 상기 가변 지연 회로에 포함되는 지연단 중의 적어도 하나는 소정의 퓨즈 절단에 응답하여 상기 기준 클락 신호의지연 패스에서 제외된다.
상기와 같은 본 발명의 다른 목적을 달성하기 위한 본 발명의 지연 동기 루프 구동 방법은 기준 클락 신호에 대하여 상기 지연 동기 루프에 의하여 적어도 부분적으로는 제어되는 피드백 클락 신호의 위상을 비교하는 위상 감지기; 상기 피드백 클락 신호의 위상을 상기 기준 클락 신호에 일치하도록, 상기 위상 감지기의 출력 신호에 응답하여 그 전압 레벨이 가변하는 출력 신호를 발생하는 차아지 펌프; 및 소정의 퓨즈의 절단에 의하여 상기 지연 클락 신호의 지연 패스로 작용하거나 지연 패스에서 제외되는 지연단을 포함하며, 상기 차아지 펌프의 출력 신호의 전압 레벨에 따라 가변하는 지연 시간으로, 상기 기준 클락 신호를 지연시키는 가변 지연 회로를 구비하는 상기 지연 동기 루프를 구동하는 방법에 관한 것이다. 본 발명의 지연 동기 루프 구동 방법은 a) 상기 기준 클락 신호의 동작 주파수를 결정하는 단계; b) 상기 a)단계에서 결정되는 동작 주파수에서, 상기 기준 클락 신호의 위상과 상기 피드백 신호의 위상을 비교하는 단계; c) 상기 b) 단계의 비교 결과, 상기 기준 클락 신호에 대한 상기 피드백 클락 신호의 위상이 소정의 크기 이상으로 앞설 때, 소정의 퓨즈를 절단하는 단계; d) 상기 퓨즈의 절단으로 상기 가변 지연 회로에서 인에이블되는 지연단의 수를 증가 또는 감소시키는 단계; 및 e) 상기 가변 지연 회로의 증가된 인에이블 지연단에 의하여 지연된 상기 피드백 클락 신호를 상기 기준 클락 신호에 일치하도록 조절하는 단계를 구비한다.
상기와 같은 본 발명의 지연 동기 루프와 이를 구동하는 방법에 의하여 기준 클락 신호의 동작 주파수 영역을 크게 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 3은 본 발명의 지연 동기 루프의 실시예를 나타내는 블락 다이어그램이다. 본 발명의 지연 동기 루프(30)는 위상 감지기(32), 차아지 펌프(34), 가변 지연 회로(36) 및 지연 발생 회로(38)를 구비한다.
상기 위상 감지기(32)는 기준 클락 신호(RCLK)와 피드백 클락 신호(FDCLK)를 수신하여 제1 또는 제2 출력 신호(33a 또는 33b)를 발생한다. 즉, 상기 위상 감지기(32)는 상기 기준 클락 신호(RCLK)와 상기 피드백 클락 신호(FDCLK)의 서로 관련되는 위상을 비교한다. 만약 상기 피드백 클락 신호(FDCLK)의 위상이 상기 기준 클락 신호(RCLK)의 위상보다 뒤지면, 상기 위상 감지기(32)는 제1 출력 신호(33a)를 상기 차아지 펌프(34)에 제공한다. 만약 피드백 클락 신호(FDCLK)의 위상이 상기 기준 클락 신호(RCLK)의 위상보다 앞서면, 상기 위상 감지기(32)는 제2 출력 신호(33b)를 상기 차아지 펌프(34)에 제공한다.
상기 차아지 펌프(34)는 상기 위상 감지기(32)가 제1 출력 신호(33a)를 제공하느냐 혹은 제2 출력 신호(33b)를 제공하느냐에 의하여 그 전압레벨이 상승 또는 하강하는 출력 신호(VCON2)를 발생한다. 상기 차아지 펌프(34)의 출력 신호(VCON2)는 가변 지연 회로(36)에 제어 신호로서 공급된다.
다수개의 지연단을 포함하는 상기 가변 지연 회로(36)는 상기 기준 클락 신호(RCLK)를 지연시킨다. 본 실시예의 상기 가변 지연 회로(36)는 조절 퓨즈의 절단과 소정의 파워-업 신호(PVCCH)로서 인에이블되는 지연단의 수를 조절할 수 있다. 만약 상기 기준 클락 신호(RCLK)에 뒤지는 상기 피드백 신호(FDCLK)의 위상이 소정의 범위를 넘어서는 경우에는, 상기 가변 지연 회로(36)에서 인에이블되는 지연단의 수를 감소시킬 수 있다. 그리고 만약 상기 기준 클락 신호(RCLK)에 앞서는 상기 피드백 신호(FDCLK)의 위상이 소정의 범위를 넘어서는 경우에는, 상기 가변 지연 회로(36)에서 인에이블되는 지연단의 수를 증가시킬 수 있다.
상기와 같이 지연단의 수를 조절하여, 상기 기준 클락 신호(RCLK)에 대한 상기 피드백 신호(FDCLK)의 위상차이를 소정의 범위 이내로 진입시킨 다음, 상기 가변 지연 회로(36)에 제어 신호로서 적용되는 상기 차아지 펌프(34)의 출력 신호(VCON2)의 전압 레벨에 의하여 상기 피드백 신호(FDCLK)의 위상은 상기 기준 클락 신호(RCLK)의 위상에 일치하게 된다. 상기 가변 지연 회로(36)의 구체적인 예는 도 4에 도시된다.
그리고 상기 가변 지연 회로(36)의 출력 신호는 궁극적으로는 지연 동기 루프 회로의 바람직한 출력 신호가 되는 선행 클락 신호(ADCLKN)가 된다. 상기 선행 클락 신호(ADCLKN)는 지연 반영 회로(38)에 공급된다.
상기 지연 반영 회로(38)는 상기 선행 클락 신호(ADCLKN)가 상기 가변 지연 회로(36)의 출력으로부터 사용되는 지점까지의 전송 지연 시간을 반영하는 회로이다. 상기 지연 반영 회로(38)의 출력 신호는 상기 위상 감지기(32)에 공급되는 상기 피드백 신호(FDCLK)가 된다. 만약 외부에서 입력되는 기준 클락 신호(RCLK)가 상기 위상 감지기(32, 도 3 참조)에 이르기 까지의 지연 시간이 발생하는 경우에는, 상기 지연 반영 회로(38)는 이 지연 시간도 반영한다.
만약 본 발명의 지연 동기 루프(30)에 상기 지연 반영 회로(38)가 포함되지 않는 경우에는, 상기 가변 지연 회로(36)의 출력단에서 가까운 지점과 먼 지점 사이에는 전송 지연 시간 만큼의 오차가 발생한다.
그러나 본 발명의 지연 동기 루프가 상기 지연 반영 회로(38)를 사용하지 않더라도, 본 발명에 의한 효과는 달성된다.
도 4는 도 3의 가변 지연 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 지연 동기 루프 회로에 사용되는 상기 가변 지연 회로(36)는 퓨즈 절단에 의하여 디스에이블되는 지연단(41_n)과 퓨즈 절단에 의하여 인에이블되는 지연단(41_n+1)을 구비한다.
도 5는 파워-업시에 외부 전원 전압(VCC)에 따른 파워-업 신호(PVCCH)의 변화를 나타내는 도면이다. 외부 전원 전압(VCC)이 소정의 전압(a)보다 낮은 전압일 때는, 상기 파워-업 신호(PVCCH)는 접지 전압(VSS) 레벨을 유지한다. 그리고 상기 외부 전원 전압(VCC)이 상기 전압(a)보다 높아지면, 상기 파워-업 신호(PVCCH)는 상기 외부 전원 전압(VCC)와 동일한 레벨을 유지한다.
다시 도 4를 참조하면, 상기 지연단(41_n)은 디스에이블 조절단(43)의 출력 신호(N44)에 의하여 제어된다. 상기 디스에이블 조절단(43)의 출력 신호(N44)의 논리 상태는 디스에이블 퓨즈(43a)의 절단 여부에 의하여 결정되며, 상기 파워-업 신호(PVCCH)에 응답한다.
즉, 상기 디스에이블 퓨즈(43a)가 절단되지 않는 경우에는, 상기 파워-업 신호(PVCCH)가 "하이" 레벨로 안정화됨에 의하여 상기 디스에이블 조절단(43)의 출력 신호(N44)는 "하이" 레벨로 래치된다. 그리고, 전송 게이트들(47, 49)와 앤모스 트랜지스터(51)은 "턴온"되며, 전송 게이트(50)는 "턴오프"된다. 그러므로 상기 지연단(41_n)은 인에이블되어 상기 기준 클락 신호(RCLK)의 지연 패스로서 작용한다.
만약 상기 디스에이블 퓨즈(43a)가 절단되는 경우에는, 상기 디스에이블 조절단(43)의 출력 신호(N44)는 "로우"레벨로 래치된다. 파워-업 초기에 접지 전압(VSS) 레벨을 유지하는 상기 파워-업 신호(PVCCH)가 입력되면, 앤모스 트랜지스터(43d)의 게이트에 "하이"레벨을 가지는 인버터(43b)의 출력(43g)이 인가된다. 그래서 상기 앤모스 트랜지스터(43d)의 드레인 단자의 전압은 접지 전압(VSS)의 레벨이 되며, 이러한 접지 전압(VSS)은 인버터(43f)와 앤모스 트랜지스터(43e)에 의하여 래치된다. 또한 상기 파워-업 신호(PVCCH)가 "하이" 레벨로 상승하더라도, 상기 디스에이블 퓨즈(43a)가 절단되어 있으므로, 상기 인버터(43f)와 상기 앤모스 트랜지스터(43e)에 의한 래치된 데이터는 해제되지 않는다. 따라서 상기 디스에이블 조절단(43)의 출력 신호(N44)는 "로우"레벨로 래치되어, 상기 전송 트랜지스터(50)는 "턴온"되고 상기 전송 게이트들(47, 49) 및 앤모스 트랜지스터(51)는 "턴오프"된다. 결국 상기 디스에이블 퓨즈(43a)가 절단되는 경우에는, 상기 지연단(41_n)은 디스에이블되어 상기 기준 클락 신호(RCLK)의 지연 패스로서 작용하지 않으므로, 상기 가변 지연 회로(36)의 지연단의 수는 감소한다.
상기 지연단(41_n+1)은 인에이블 조절단(45)의 출력 신호(N46)에 의하여 제어된다. 상기 인에이블 조절단(45)의 출력 신호(N46)의 논리 상태는 인에이블 퓨즈(45a)의 절단 여부에 의하여 결정되며, 상기 파워-업 신호(PVCCH)에 응답한다.
즉, 상기 인에이블 퓨즈(45a)를 절단하지 않는 경우에는, 상기 파워-업 신호(PVCCH)가 "하이" 레벨로 안정됨에 의하여 상기 인에이블 조절단(45)의 출력 신호(N46)는 "로우"레벨로 래치된다. 따라서, 전송 게이트들(55, 57)와 앤모스 트랜지스터(59)은 "턴오프"되며, 전송 게이트(53)는 "턴온"된다. 그러므로 상기 지연단(41_n+1)은 디스에이블되어 상기 기준 클락 신호(RCLK)의 지연 패스로서 작용하지 않는다.
상기 인에이블 퓨즈(45a)를 절단한 경우에는, 상기 인에이블 조절단(45)의 출력 신호(N46)는 "하이" 레벨로 래치된다. 즉, 파워-업 초기에 접지 전압(VSS) 레벨을 유지하는 상기 파워-업 신호(PVCCH)에 의하여 인버터(45f)의 출력 신호는 "하이" 레벨로 래치되며, 상기 인버터(45f)의 출력 신호는 상기 인에이블 조절단(45)의 출력 신호(N46)가 된다. 그리고 상기 파워-업 신호(PVCCH)가 "하이" 레벨로 상승하더라도, 상기 인에이블 퓨즈(45a)가 절단되어 있으므로, 상기 인버터(45f)와 상기 앤모스 트랜지스터(45e)에 의한 래치된 데이터는 해제되지 않는다. 따라서 상기 인에이블 조절단(45)의 출력 신호(N46)는 "로우" 레벨로 래치되어, 상기 전송 트랜지스터(53)는 "턴오프"되고 상기 전송 게이트들(55, 57) 및 앤모스 트랜지스터(59)는 "턴온"된다. 결국 상기 인에이블 퓨즈(45a)가 절단되는 경우에는, 상기 지연단(41_n+1)은 인에이블되어 상기 기준 클락 신호(RCLK)의 지연 패스로서 작용하므로, 상기 가변 지연 회로(36)의 지연단의 수는 증가한다.
따라서, 도 4에 도시된 가변 지연 회로(36)의 지연단의 수는 퓨즈들(43a, 45a)의 절단 여부에 의하여 결정된다.
본 명세서의 도4에서는 가변 지연 회로(36)에서 증가 또는 감소하는 지연단을 1개씩만 도시한다. 그러나 증가 또는 감소하는 지연단의 수가 확장될 수 있음은 당업자에게는 자명한 사실이다. 그리고 본 명세서에서는 퓨즈 절단에 의하여 인에이블되는 지연단과 퓨즈 절단에 의하여 디스에이블되는 지연단을 모두 기술하였으나, 이러한 지연단 중에서 한가지 형태의 지연단만 존재하더라도 어느 정도의 지연 시간 조절 효과는 달성할 수 있음 또한 당업자에게는 자명한 사실이다.
도 6은 본 발명의 지연 동기 루프를 구동하기 위한 플로우챠트이다. 도 4와 도6을 참조하여 본 발명의 지연 동기 루프를 구동하는 방법을 기술하면, 다음과 같다. 먼저, 상기 기준 클락 신호(RCLK)의 동작 주파수를 결정한다(61단계). 61단계에서 결정된 상기 기준 클락 신호(RCLK)의 동작 주파수에서 상기 기준 클락 신호(RCLK)와 상기 피드백 신호(FDCLK)이 위상을 비교한다(63단계).
그리고 상기 기준 클락 신호(RCLK)에 대한 상기 피드백 신호(FDCLK)의 위상 차이가 상기 가변 지연 회로(36, 도 3 참조)의 제어 신호로 인가되는 상기 차아지 펌프(34)의 출력 신호(VCON2)에 의하여 제어될 수 있는 범위인가를 판단한다(65단계).
만약 65단계의 비교결과에서 위상 차이가 제어될 수 있는 경우에는, 퓨즈를절단하지 않은 채, 상기 가변 지연 회로(36)을 이용하여 상기 기준 클락 신호(RCLK)에 대하여 상기 피드백 신호(FDCLK)의 위상을 일치시킨다(73단계).
그리고 65단계의 비교결과에서 위상 차이가 제어될 수 없는 경우에는, 상기 기준 클락 신호(RCLK)에 대하여 상기 피드백 신호(FDCLK)의 위상이 앞서는지 여부를 판단한다(67단계). 만약 67단계의 판단 결과, 상기 피드백 신호(FDCLK)의 위상이 상기 기준 클락 신호(RCLK)의 위상보다 앞선 경우에는 상기 인에이블 퓨즈(45a)를 절단하며, 상기 피드백 신호(FDCLK)의 위상이 상기 기준 클락 신호(RCLK)의 위상보다 뒤진 경우에는 상기 디스에이블 퓨즈(43a)를 절단한다.
그리고 다시 상기 기준 클락 신호(RCLK)에 대한 상기 피드백 신호(FDCLK)의 위상 차이가 상기 가변 지연 회로(36, 도 3 참조)의 제어 신호로 인가되는 상기 차아지 펌프(34)의 출력 신호(VCON2)에 의하여 제어될 수 있는 범위인가를 판단한다(75단계).
만약, 75단계의 비교 결과에서 위상 차이가 제어될 수 있는 경우에는, 상기 가변 지연 회로(36)을 이용하여 상기 기준 클락 신호(RCLK)에 대하여 상기 피드백 신호(FDCLK)의 위상을 일치시킨다(73단계).
그러나, 만약 75단계의 비교 결과에서 위상 차이가 제어될 수 없는 경우에는, 67, 69, 71 및 75의 단계를 반복하여 수행한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 지연 동기 루프와 이를 구동하는 방법에 의하여 기준 클락 신호의 동작 주파수 영역을 크게 할 수 있으며, 궁극적으로는 상기 지연 동기 루프를 채용하는 DDR, RDRAM, MML과 같은 디바이스의 동작 속도가 개선된다.

Claims (6)

  1. 지연 동기 루프로서, 기준 클락 신호의 위상과 상기 지연 동기 루프에 의하여 적어도 부분적으로는 제어되는 피드백 클락 신호의 위상를 일치시키는 상기 지연 동기 루프에 있어서,
    상기 기준 클락 신호에 대하여 상기 피드백 클락 신호의 위상이 앞서는지 혹은 뒤지는지에 여부에 의하여 각각 활성하는 제1 또는 제2 출력을 발생하는 위상 감지기;
    상기 피드백 클락 신호의 위상을 상기 기준 클락 신호에 일치하도록, 상기 위상 감지기의 제1 또는 제2 출력에 응답하여 그 전압 레벨이 가변하는 출력 신호를 발생하는 차아지 펌프; 및
    다수개의 지연단을 포함하며, 상기 차아지 펌프의 출력 신호의 전압 레벨에 따라 가변하는 지연 시간으로, 상기 기준 클락 신호를 지연시키는 가변 지연 회로를 구비하며,
    상기 가변 지연 회로에 포함되는 지연단 중의 적어도 하나는
    소정의 인에이블 퓨즈가 절단에 응답하여 상기 기준 클락 신호의 지연패스로 작용하는 것을 특징으로 하는 지연 동기 루프.
  2. 제1항에 있어서, 상기 지연 동기 루프는
    상기 기준 클락 신호와 상기 피드백 클락 신호간의 지연시간에서 상기 루프 회로에 지연 패스에 의하여 발생되는 지연시간을 제외한 나머지 지연시간을 반영하는 지연 반영 회로를 더 구비하는 것을 특징으로 하는 지연 동기 루프.
  3. 지연 동기 루프로서, 기준 클락 신호의 위상과 상기 지연 동기 루프에 의하여 적어도 부분적으로는 제어되는 피드백 클락 신호의 위상를 일치시키는 상기 지연 동기 루프에 있어서,
    상기 기준 클락 신호에 대하여 상기 피드백 클락 신호의 위상이 앞서는지 혹은 뒤지는지에 여부에 의하여 각각 활성하는 제1 또는 제2 출력을 발생하는 위상 감지기;
    상기 피드백 클락 신호의 위상을 상기 기준 클락 신호에 일치하도록, 상기 위상 감지기의 제1 또는 제2 출력에 응답하여 그 전압 레벨이 가변하는 출력 신호를 발생하는 차아지 펌프; 및
    다수개의 지연단을 포함하며, 상기 차아지 펌프의 출력 신호의 전압 레벨에 따라 가변하는 지연 시간으로, 상기 기준 클락 신호를 지연시키는 가변 지연 회로를 구비하며,
    상기 가변 지연 회로에 포함되는 지연단 중의 적어도 하나는
    소정의 디스에이블 퓨즈의 절단에 응답하여 상기 기준 클락 신호의 지연 패스에서 제외되는 것을 특징으로 하는 지연 동기 루프.
  4. 제1항에 있어서, 상기 지연 동기 루프는
    상기 기준 클락 신호와 상기 피드백 클락 신호간의 지연시간에서 상기 지연 동기 루프에 지연 패스에 의하여 발생되는 지연시간을 제외한 나머지 지연시간을 반영하는 지연 반영 회로를 더 구비하는 것을 특징으로 하는 지연 동기 루프.
  5. 지연 동기 루프를 구동하는 방법으로서, 기준 클락 신호에 대하여 상기 지연 동기 루프에 의하여 적어도 부분적으로는 제어되는 피드백 클락 신호의 위상을 비교하는 위상 감지기; 상기 피드백 클락 신호의 위상을 상기 기준 클락 신호에 일치하도록, 상기 위상 감지기의 출력 신호에 응답하여 그 전압 레벨이 가변하는 출력 신호를 발생하는 차아지 펌프; 및 소정의 퓨즈의 절단에 의하여 상기 지연 클락 신호의 지연 패스로 작용하는 지연단을 포함하며, 상기 차아지 펌프의 출력 신호의 전압 레벨에 따라 가변하는 지연 시간으로, 상기 기준 클락 신호를 지연시키는 가변 지연 회로를 구비하는 상기 지연 동기 루프를 구동하는 방법에 있어서,
    a) 상기 기준 클락 신호의 동작 주파수를 결정하는 단계;
    b) 상기 a)단계에서 결정되는 동작 주파수에서, 상기 기준 클락 신호의 위상과 상기 피드백 신호의 위상을 비교하는 단계;
    c) 상기 b) 단계의 비교 결과, 상기 기준 클락 신호에 대한 상기 피드백 클락 신호의 위상이 소정의 크기 이상으로 앞설 때, 소정의 퓨즈를 절단하는 단계;
    d) 상기 퓨즈의 절단으로 상기 가변 지연 회로에서 인에이블되는 지연단의 수를 증가시키는 단계; 및
    e) 상기 가변 지연 회로의 증가된 인에이블 지연단에 의하여 지연된 상기 피드백 클락 신호를 상기 기준 클락 신호에 일치하도록 조절하는 단계를 구비하는 것을 특징으로 하는 지연 동기 루프 구동 방법.
  6. 지연 동기 루프를 구동하는 방법으로서, 기준 클락 신호에 대하여 상기 지연 동기 루프에 의하여 적어도 부분적으로는 제어되는 피드백 클락 신호의 위상을 비교하는 위상 감지기; 상기 피드백 클락 신호의 위상을 상기 기준 클락 신호에 일치하도록, 상기 위상 감지기의 출력 신호에 응답하여 그 전압 레벨이 가변하는 출력 신호를 발생하는 차아지 펌프; 및 소정의 퓨즈의 절단에 의하여 상기 지연 클락 신호의 지연 패스에서 제외되는 지연단을 포함하며, 상기 차아지 펌프의 출력 신호의 전압 레벨에 따라 가변하는 지연 시간으로, 상기 기준 클락 신호를 지연시키는 가변 지연 회로를 구비하는 상기 지연 동기 루프를 구동하는 방법에 있어서,
    a) 상기 기준 클락 신호의 동작 주파수를 결정하는 단계;
    b) 상기 a)단계에서 결정되는 동작 주파수에서, 상기 기준 클락 신호의 위상과 상기 피드백 신호의 위상을 비교하는 단계;
    c) 상기 b) 단계의 비교 결과, 상기 기준 클락 신호에 대한 상기 피드백 클락 신호의 위상이 소정의 크기 이상으로 뒤질 때, 소정의 디스에이블 퓨즈를 절단하는 단계;
    d) 상기 퓨즈의 절단으로 상기 가변 지연 회로에서 인에이블되는 지연단의 수를 감소시키는 단계; 및
    e) 상기 가변 지연 회로의 증가된 인에이블 지연단에 의하여 지연된 상기 피드백 클락 신호를 상기 기준 클락 신호에 일치하도록 조절하는 단계를 구비하는 것을 특징으로 하는 지연 동기 루프 구동 방법.
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