KR100346835B1

KR100346835B1 - 지연동기회로의 고속동작을 구현하는 반도체 메모리 장치

Info

Publication number: KR100346835B1
Application number: KR1020000024213A
Authority: KR
Inventors: 임현욱
Original assignee: 삼성전자 주식회사
Priority date: 2000-05-06
Filing date: 2000-05-06
Publication date: 2002-08-03
Also published as: US6434083B2; KR20010102706A; US20010038568A1

Abstract

본 발명은 지연동기회로의 고속동작을 구현하는 반도체 메모리 장치에 대하여 기술된다. 반도체 메모리 장치는 외부클럭신호에 대하여 동기일치되는 내부클럭신호를 발생하기 위하여, 외부클럭신호를 입력하여 기준클럭신호를 발생하는 제1 입력클럭버퍼와, 기준클럭신호 및 피이드백기준클럭신호를 수신하고 위상비교하여 내부클럭신호를 발생하는 지연동기회로를 포함한다. 그리고 반도체 메모리 장치는 내부클럭신호를 수신하여 제1 피이드백클럭신호를 발생하는 제1 피이드백클럭버퍼와, 내부클럭신호를 수신하여 제2 피이드백클럭신호를 발생하는 제2 피이드백클럭버퍼와, 제1 피이드백클럭신호 및 제2 피이드백클럭신호를 수신하여 피이드백기준클럭신호를 발생하는 제2 입력클럭버퍼를 더 구비한다. 그리하여 본 발명은 서로 상보적인 제1 피이드백클럭신호와 제2 피이드백클럭신호를 수신하는 입력클럭버퍼를 사용하기 때문에, 입력클럭버퍼의 고속동작에 부합하고 지연동기회로의 고속동작이 가능하다.

Description

지연동기회로의 고속동작을 구현하는 반도체 메모리 장치{Semiconductor memory device implementing high speed operation of delay locked loop}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입력신호에 대하여 동기일치되는 출력신호를 발생하는 지연동기회로의 고속동작을 위한 반도체 메모리장치를 제공하는 것이다.

최근에 널리 사용되고 있는 듀얼 데이터 레이트 동기식 디램(Dual Data Rate Synchronous DRAM: DDR SDRAM) 이나 램버스 디램(Rambus DRAM:RDRAM)은 클럭(clock) 신호에 동기되어 메모리 셀로 데이터를 입력하거나 메모리 셀 데이터를 출력한다.

클럭 신호는 하나의 핀으로 입력되어 디바이스(device) 전체에 분배되는 데, 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 클럭 신호는 입력 핀에 바로 인접한 부분의 클럭 신호에 대하여 상당히 지연될 수 있다. 이러한 지연은 DDR SDRAM 또는 RDRAM 내부의 각부분 사이의 동기를 유지하는 것을 어렵게 한다. 그래서, 지연동기회로(Delay Locked Loop) 또는 위상동기회로(phase locked loop) 등을 이용하여 클럭 신호들 간의 동기를 맞추는 방법이 사용되고 있다. 예를 들면, 지연동기회로는 정확한 데이터 수신을 위해서 유효 데이터 구간의 중간에서 샘플링(sampling)하는 내부클럭신호(internal clock signal)을, 또는 이상적인 데이터 전송을 위하여 메모리 콘트롤러로 보내지는 외부클럭신호(external clock signal)의 에지에 전송될 데이터의 에지가 맞추어지도록 하는 내부클럭신호 등을 생성하는 데 사용된다.

도 1은 종래의 지연동기회로를 포함하는 반도체 메모리 장치를 나타내는 블락 다이어그램이다. 이를 참조하면, 반도체 메모리 장치(100)는 외부클럭신호들(CLK,CLKB)을 수신하여 이와 동기되는 내부클럭신호(ICLK)를 발생하기 위하여 입력클럭버퍼들(110, 120), 지연동기회로(140), 출력버퍼들(160, 180)을포함한다. 제1 입력클럭버퍼(110)는 외부클럭신호들(CLK, CLKB)을 입력하여 기준클럭신호(REF)를 발생하고, 제2 입력클럭버퍼(120)는 외부클럭신호(CLK)와 피이드백클럭신호(FDCLK)를 입력하여 피이드백기준클럭신호(FDREF)를 발생한다. 지연동기회로(140)는 기준클럭신호(REF)의 위상과 피이드백기준클럭신호(FDREF)의 위상을 비교하여, 그 결과에 따라 피이드백기준클럭신호(FDREF)를 소정시간 지연시킨다. 그리하여, 기준클럭신호(REF)와 동기가 일치되는 내부클럭신호들(ICLK, ICLKB)를 발생한다. 따라서, 내부클럭신호(ICLK)는 외부클럭신호(CLK)와 출력데이터의 위상이 일치되도록 설정된다.

이 후, 내부클럭신호(ICLK)는 앞서 기술한 데이터 수신 또는 데이터 전송을 위한 실제적인 클럭신호로 쓰이는 데, 대표적으로 제1 출력버퍼(160)는 내부클럭신호(ICLK)에 응답하여 내부데이터들(DBi_F, DBi_S)을 출력패드(DQ)로 전송한다. 그리고, 제1 출력버퍼(160)와 동일한 제2 출력버퍼(180)을 내장하여 내부클럭신호(ICLK)에 대하여 소정시간 지연된 피이드백클럭신호(FDCLK)를 발생시킨다.

피이드백클럭신호(FDCLK)는 외부클럭신호(CLK)와 함께 제2 입력클럭버퍼(120)로 수신되는 데, 제2 입력클럭버퍼(120)는 도 2에 도시된 차동입력버퍼(differential input buffer)로 이루어진다. 차동입력버퍼는 수신되는 두 입력신호들 사이의 전압차를 빠르게 감지하여 그 결과를 출력신호로 발생시키는 것으로, 고속동작을 요하는 반도체 메모리 장치에 주로 사용된다.

그러나, 도 2의 제2 입력클럭버퍼(120)는 이러한 차동입력버퍼의 고속동작을수행하지 못하는 문제점이 있다. 즉, 두 입력신호인 외부클럭신호(CLK)와 피이드백클럭신호(FDCLK)는 지연된 위상차이를 가지고 차동입력버퍼로 입력되기 때문에, 상보적으로 쌍을 이루는 입력신호들(complementary pair of input signals)에 비하여 그 전압차를 감지하는 데에 지연이 발생할 수 있다. 이러한 차동입력버퍼의 지연은 고속동작을 위해 사용되는 차동입력버퍼의 본래 목적에 부합하지 못하는 문제점을 유발한다. 더욱이, 지연동기회로(140)의 동작 중 위상 락킹(phase locking)하는 과정에서도 이러한 지연이 그대로 반영되어, 지연동기회로의 고속동작을 방해하는 요인이 되기도 한다.

따라서, 입력클럭버퍼의 고속동작 및 나아가 지연동기회로의 고속동작을 안정적으로 지원할 수 있는 반도체 메모리 장치 및 이와 관련한 위상동기방법이 요구된다.

본 발명의 목적은 고속으로 그리고 안정적으로 입력신호에 대하여 동기일치되는 출력신호를 발생하는 지연동기회로를 갖는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 지연동기회로를 포함하는 반도체 메모리 장치의 블락 다이어그램을 나타내는 도면이다.

도 2는 도 1의 입력클럭버퍼를 나타내는 회로도이다.

도 3은 본 발명의 일실시예에 따른 지연동기회로를 포함하는 반도체 메모리 장치의 블락 다이어그램을 나타내는 도면이다.

도 4는 도 3의 입력클럭버퍼를 나타내는 회로도이다.

도 5는 도 3의 출력버퍼, 제1 피이드백클럭버퍼 및 제2 피이드백클럭버퍼를 나타내는 도면이다.

상기 목적을 달성하기 위하여 본 발명의 일실시예에 따라 외부클럭신호에 대하여 동기일치되는 내부클럭신호를 발생하는 반도체 메모리 장치는 상기 외부클럭신호쌍을 입력하여 기준클럭신호를 발생하는 제1 입력클럭버퍼와, 상기 기준클럭신호 및 피이드백기준클럭신호를 수신하고 위상비교하여 상기 내부클럭신호를 발생하는 지연동기회로와, 상기 내부클럭신호쌍을 수신하여 제1 피이드백클럭신호를 발생하는 제1 피이드백클럭버퍼와, 상기 내부클럭신호쌍을 수신하여 제2 피이드백클럭신호를 발생하는 제2 피이드백클럭버퍼와, 상기 제1 피이드백클럭신호 및 제2 피이드백클럭신호를 수신하여 상기 피이드백기준클럭신호를 발생하는 제2 입력클럭버퍼를 구비한다.

바람직하기로, 상기 제1 피이드백클럭신호와 상기 제2 피이드백클럭신호는 서로 상보적이다. 상기 제1 입력클럭버퍼는 상기 외부클럭신호쌍 사이의 전압레벨차를 감지증폭하여 상기 기준클럭신호를 발생하는 차동입력버퍼이고, 상기 제2 입력클럭버퍼는 상기 제1 피이드클럭신호 및 상기 제2 피이드백클럭신호 사이의 전압레벨차를 감지증폭하여 상기 피이드백기준클럭신호를 발생하는 차동입력버퍼이다. 상기 제1 피이드백클럭버퍼는 상기 내부클럭신호쌍을 수신하여 상기 내부클럭신호와 위상이 일치되는 상기 제1 피이드백클럭신호를 발생하고, 상기 제2 피이드백클럭버퍼는 상기 내부클럭신호쌍을 수신하여 상기 내부클럭신호와 위상이 정반대되는 상기 제2 피이드백클럭신호를 발생한다.

이와 같은 본 발명에 의하면 외부클럭신호와 동기일치되는 내부클럭신호를 발생하는 지연동기회로의 고속동작을 실현하기 위하여, 서로 상보적인 피이드백클럭신호들을 수신하는 입력클럭버퍼를 사용한다. 그리하여, 차동입력버퍼로 구현되는 입력클럭버퍼의 고속동작에 잘 부합하고 지연동기회로의 고속동작 또한 가능하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 반도체 메모리 장치(300)는 수신되는 외부클럭신호들(CLK,CLKB)에 대하여 동기일치되는 내부클럭신호들(ICLK,ICLKB)을 발생한다. 이를 위하여, 반도체 메모리 장치(300)는 제1 및 제2 입력클럭버퍼들(310,320), 지연동기회로(340), 출력버퍼(360) 및 제1 및 제2 피이드백클럭버퍼들(380, 390)을 포함한다.

제1 입력클럭버퍼(310)는 외부클럭신호들(CLK,CLKB)를 수신하여 기준클럭신호(REF)를 발생한다. 외부클럭신호들 CLK 및 CLKB는 서로 반대의 위상을 갖는 상보적인 클럭신호들이다. 바람직하게 제1 입력클럭버퍼(310)는 이미 도 2에서 제시한 바 있는 차동입력버퍼로 구성된다. 이를 도 4에 도시하여 그 동작을 살펴보면 다음과 같다.

일반적인 차동입력버퍼의 구성 및 동작과 마찬가지로, 도 4의 제1 입력클럭버퍼(310)는 제1 및 제2 피모스 트랜지스터들(MP1,MP2)로 구현되는 전류미러, 제1 및 제2 피모스 트랜지스터들(MP1,MP2) 각각에 연결되고 외부클럭신호들(CLK,CLKB)에 의하여 제어되는 제1 및 제2 엔모스 트랜지스터들(MN1,MN2), 그리고 차동입력버퍼의 동작을 활성화시키는 전류원(BIAS)으로 이루어진다.

제1 입력클럭버퍼(310)는 전류원(BIAS)이 인에이블되어 있는 상태에서, 제1 피모스 트랜지스터(MP1)를 통하여 흐르는 전류량과 제2 피모스 트랜지스터(MP2)를 통하여 흐르는 전류량이 일정하다. 여기에 외부클럭신호들(CLK,CLKB)의 전압레벨,즉 로직레벨에 의하여 제1 및 제2 엔모스 트랜지스터들(MN1,MN2)은 서로 다른 부하를 가지게 된다. 그리하여 노드들 NA와 NB 사이의 전압레벨에 차이가 발생한다.

즉, CLK가 로직 하이레벨을 갖고 CLKB가 로직 로우레벨을 갖는 경우에는 노드 NB는 로직 하이레벨의 전압레벨이 되고, CLK가 로직 로우레벨을 갖고 CLKB가 로직 하이레벨을 갖는 경우에서는 노드 NB는 로직 로우레벨의 전압레벨이 된다. 이 후, 노드 NB의 신호는 두 개의 인버터들(INV1,INV2)을 통하여 기준클럭신호(REF)로 출력된다. 그리하여, CLK의 로직 로우레벨에 대하여 기준클럭신호(REF)는 로직 로우레벨로, CLK의 로직 하이레벨에 대하여는 기준클럭신호(REF)가 로직 하이레벨로 발생된다. 이는 입력신호에 대해 그에 해당하는 로직레벨로 출력신호를 발생하는 통상의 버퍼 동작과 잘 부합한다. 그리고, 여기에서 CLK와 CLKB는 서로 상보적인 클럭신호들이기 때문에 제1 입력클럭버퍼(310)는 고속 동작이 구현된다.

다시 도 3을 참조하면, 제2 입력클럭버퍼(320)는 피이드백클럭신호들(FDCLK,FDCLKB)을 수신하여 피이드백기준클럭신호(FDREF)를 발생한다. 피이드백클럭신호들(FDCLK,FDCLKB)은 이후에 설명될 피이드백클럭버퍼들(380,390) 각각에서 제공되는 데, 서로 상보적인 클럭신호들이다. 제2 입력클럭버퍼(320)는 도 4의 제1 입력클럭버퍼(310)과 동일하게 차동입력버퍼로 구현된다.

지연동기회로(340)는 기준클럭신호(REF)와 피이드백클럭신호(FDREF)를 수신하고 이들 사이의 위상차를 감지하여 내부클럭신호(ICLK)를 발생한다. 이를 위하여 지연동기회로(340)는 본원 출원인의 미국특허번호 제5,712,884에 기술되어 있는 지연동기회로로 구현될 수 있다. 상기 미국특허 '884는 입력클럭(INPUT CLOCK)과 입력데이터(INPUT DATA) 사이의 타이밍 스큐를 제거하는 것에 대하여 기술하고 있다.

본원발명의 지연동기회로(DLL) 동작의 적용을 위하여, 미국특허 '884의 지연동기회로에서 입력클럭과 입력데이터는 기준클럭신호(REF)와 피이드백기준클럭신호(FDREF)로 각각 대체될 수 있다. 따라서, 지연동기회로(340)는 기준클럭신호(REF)에 대하여 피이드백기준클럭신호(FDREF)를 소정시간 즉, 기준클럭신호(REF)와 피이드백기준클럭신호(FDREF)와의 위상차 만큼 지연시켜 내부클럭신호들(ICLK,ICLKB)을 발생한다. 이때, 기준클럭신호(REF)와 피이드백기준클럭신호(FDREF)와의 위상차가 0이 되면 지연동기회로(340)는 락킹(locking) 동작을 수행한다. 기준클럭신호(REF)는 제1 입력클럭버퍼(310)에서 외부클럭신호(CLK)를 근거로 하여 만들어진 클럭신호이기 때문에, 기준클럭신호(REF)와 위상동기되는 내부클럭신호(ICLK)도 외부클럭신호(CLK)와 위상이 동기된다.

내부클럭신호들(ICLK,ICLKB)은 데이터 수신 또는 데이터 전송을 위한 실제적인 클럭신호로 사용되는 데, 대표적으로 제1 출력버퍼(360)는 내부클럭신호들(ICLK,ICLKB)에 응답하여 내부데이터들(DBi_F,DBi_S)을 출력패드(DQ)로 전송한다. 또한, 내부클럭신호들(ICLK,ICLKB)은 반도체 메모리 장치 내 구비되는 회로 블락들의 동작들을 동기시키는 클럭신호로 사용된다. 제1 출력버퍼(360)는 도 5에 도시되어있다. 도 5를 참조하면, 제1 출력버퍼(360)는 내부클럭신호들(ICLK,ICLKB) 및 인에이블신호(EN)에 응답하여 내부데이터들(DBi_F,DBi_S)을 출력패드(DQ)로 출력한다. 인에이블신호(EN)가 로직 하이레벨로 활성화인 상태에서, 내부클럭신호(ICLK)의 상승에지에 응답하여 제1 내부데이터(DBi_F)를 출력패드(DQ)로 전송하고 반전된 내부클럭신호(ICLKB)의 상승에지에 응답하여 제2 내부데이터(DBi_S)를 출력패드(DQ)로 전송한다. 여기서, 제1 내부데이터(DBi-F) 및 제2 내부데이터(DBi_S)는 반도체 메모리 장치 내 배열된 메모리 셀들의 데이터들이다.

한편, 도 3에서 내부클럭신호들(ICLK,ICLKB)은 제1 및 제2 피이드백클럭버퍼들(380,390)로 입력된다. 제1 피이드백클럭버퍼(380)는 도 5의 출력버퍼(360)와 거의 동일하다. 다만, 제1 내부데이터(DBi_F)에 로직 로우레벨이, 그리고 제2 내부데이터(DBi_S)에 로직 하이레벨이 연결된다는 점에서 차이가 있다. 그러므로 도 5의 출력버퍼(360)에다 제1 및 제2 피이드백클럭버퍼들(380/390)을 같이 도시하고자 한다.

제1 피이드백클럭버퍼(380)는 내부클럭신호(ICLK)의 상승에지에 응답하여 로직 하이레벨의 제1 피이드백클럭신호(FDCLK)를, 반전된 내부클럭신호(ICLKB)의 상승에지에 응답하여 로직 로우레벨의 제1 피이드백클럭신호(FDCLK)를 발생한다. 따라서, 제1 피이드백클럭버퍼(380)는 내부클럭신호(ICLK)와 동일한 위상의 제1 피이드백클럭신호(FDCLK)를 발생한다.

제2 피이드백클럭버퍼(390) 또한 도 5의 출력버퍼(360)와 거의 동일하다. 다만, 제1 내부데이터(DBi_F)에 로직 하이레벨이, 그리고 제2 내부데이터(DBi_S)에 로직 로우레벨이 연결된다는 점에서 차이가 있다. 제2 피이드백클럭버퍼(390)는 내부클럭신호(ICLK)의 상승에지에 응답하여 로직 로우레벨의 제2 피이드백클럭신호(FDCLKB)를, 반전된 내부클럭신호(ICLKB)의 상승에지에 응답하여 로직 하이레벨의 제2 피이드백클럭신호(FDCLKB)를 발생한다. 따라서, 제2 피이드백클럭버퍼(390)는 내부클럭신호(ICLK)와 서로 반대 위상의 제2 피이드백클럭신호(FDCLKB)를 발생한다.

제1 및 제2 피이드백클럭버퍼들(380,390)에 의하여 발생된 제1 및 제2 피이드백클럭신호(FDCLK,FDCLKB)는 서로 상보적인 위상을 갖는다. 이 후, 제1 및 제2 피이드백클럭신호(FDCLK,FDCLKB)는 제2 입력클럭버퍼(320)로 수신되어 피이드백기준클럭신호(FDREF)를 발생하는 데, 앞서 설명한 차동입력버퍼인 제2 입력클럭버퍼(320)의 고속동작에 적합하다.

따라서, 본 발명의 반도체 메모리 장치에서는 지연동기회로로 입력되는 피이드백기준클럭신호(FDREF)를 발생하는 제2 입력클럭버퍼(320)의 입력신호들이 서로 상보적인 위상을 갖는 신호들이다. 그러므로, 차동입력버퍼로 구성되는 제2 입력클럭버퍼의 고속동작에 잘 부합한다. 그리고, 제2 입력클럭버퍼의 고속동작으로 출력된 피이드백기준클럭신호(FDREF)가 지연동기회로(340)로 수신되기 때문에, 지연동기회로(340) 또한 기준클럭신호(REF)와 피이드백기준클럭신호(FDREF)의 위상차를 비교하는 데에 종래의 지체됨이 없이 바로 고속동작 가능하다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 반도체 메모리 장치는 외부클럭신호와 동기일치되는 내부클럭신호를 발생하는 지연동기회로의 고속동작을 실현하기 위하여, 서로 상보적인 피이드백클럭신호들을 수신하는 입력클럭버퍼를 사용한다. 그리하여, 차동입력버퍼로 구현되는 입력클럭버퍼의 고속동작에 부합하고 지연동기회로의 고속동작이 가능하다.

Claims

외부클럭신호에 대하여 동기일치되는 내부클럭신호를 발생하는 반도체 메모리 장치에 있어서,

상기 외부클럭신호쌍을 입력하여 기준클럭신호를 발생하는 제1 입력클럭버퍼;

상기 기준클럭신호 및 피이드백기준클럭신호를 수신하고 위상비교하여 상기 내부클럭신호를 발생하는 지연동기회로;

상기 내부클럭신호쌍을 수신하여 제1 피이드백클럭신호를 발생하는 제1 피이드백클럭버퍼;

상기 내부클럭신호쌍을 수신하여 제2 피이드백클럭신호를 발생하는 제2 피이드백클럭버퍼; 및

상기 제1 피이드백클럭신호 및 제2 피이드백클럭신호를 수신하여 상기 피이드백기준클럭신호를 발생하는 제2 입력클럭버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 제1 피이드백클럭신호와 상기 제2 피이드백클럭신호는 서로 상보적인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제1 입력클럭버퍼는

상기 외부클럭신호쌍 사이의 전압레벨차를 감지증폭하여 상기 기준클럭신호를 발생하는 차동입력버퍼인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제2 입력클럭버퍼는

상기 제1 피이드클럭신호 및 상기 제2 피이드백클럭신호 사이의 전압레벨차를 감지증폭하여 상기 피이드백기준클럭신호를 발생하는 차동입력버퍼인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제1 피이드백클럭버퍼는

상기 내부클럭신호쌍을 수신하여 상기 내부클럭신호와 위상이 일치되는 상기 제1 피이드백클럭신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제2 피이드백클럭버퍼는

상기 내부클럭신호쌍을 수신하여 상기 내부클럭신호와 위상이 정반대되는 상기 제2 피이드백클럭신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 반도체 메모리 장치는

상기 내부클럭신호쌍에 응답하여 상기 반도체 메모리 장치의 내부 데이터를 출력하는 출력버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.