KR100673135B1

KR100673135B1 - 반도체 메모리 장치의 지연 고정 루프

Info

Publication number: KR100673135B1
Application number: KR1020050106073A
Authority: KR
Inventors: 이혜영
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-11-07
Filing date: 2005-11-07
Publication date: 2007-01-22

Abstract

본 발명은 반도체 메모리 장치의 지연 고정 루프에 관한 것으로, 듀얼 루프 중 한쪽 루프의 면적을 감소시키기 위해, 초기 동작시 기준클럭과 피드백 클럭의 위상을 비교하고, 이를 통해 피드백 클럭의 위상을 결정함으로써 적은 지연량을 가지는 클럭이 적은 지연 유닛을 갖는 지연 라인을 거치도록 하여 종래와 동일한 결과를 얻으면서도 면적을 줄일 수 있는 기술이다.

DLL, 위상 검출, 지연 라인

Description

반도체 메모리 장치의 지연 고정 루프{DELAY LOCKED LOOP OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 기술에 따른 지연 고정 루프에 관한 회로도.

도 2a 및 도 2b는 도 1에 도시된 지연 고정 루프의 동작을 나타낸 타이밍도.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 고정 루프를 도시한 회로도.

도 4는 도 3에 도시된 제어부의 상세 회로도.

도 5a는 및 도 5b는 도 3에 도시된 위상 분할기 및 선택기의 상세 회로도.

도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 지연 고정 루프를 도시한 회로도.

도 7은 도 6에 도시된 제어부의 상세 회로도.

도 8a 및 도 8b는 도 6에 도시된 선택부의 상세 회로도.

본 발명은 반도체 메모리 장치의 지연 고정 루프에 관한 것으로, 특히 듀얼 루프 중 한쪽 루프의 면적을 감소시킬 수 있는 기술에 관한 것이다.

일반적으로 지연 고정 루프(DLL;Delay Locked Loop)란 최근 고속으로 동작하는 반도체 메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉, 외부에서 인가되는 클럭이 내부에서 사용될 때 타이밍 딜레이가 발생하는데, 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭 간의 스큐(skew)를 보상하여 클럭을 발생한다. 따라서, 지연 고정 루프는 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클럭이 외부에서 입력되는 클럭과 동일하게 동기될 수 있도록 하기 위해서 사용된다.

그런데, 디램의 동작이 고속화되면서 디램은 지연 고정 루프의 성능에 크게 영향을 받게 되었다. 이에 따라, DLL에서 사용되는 클럭의 듀티 역시 중요한 문제로 떠오르게 되어 클럭의 듀티 오차가 크게 되면 회로를 설계하는데 있어서 설계 마진이 줄어들게 된다. 따라서, 설계 마진을 충분히 확보하기 위해여 클럭의 듀티를 교정하는 기술이 DLL에 도입되고 있다.

도 1은 종래 기술에 따른 지연 고정 루프에 관한 회로도이다.

종래의 지연 고정 루프는 클럭 버퍼(10), 제 1 지연 고정 루프(20) 및 제 2 지연 고정 루프(30)를 포함한다.

클럭 버퍼(10)는 외부클럭 ECLK, ECLKB을 입력받아 외부클럭 ECLK과 동위상의 기준클럭 REFCLK을 출력한다.

제 1 지연 고정 루프(20)는 위상 검출부(21), 쉬프트 제어부(23), 지연 라인(25), 리플리카(27) 및 DCC 믹서(29)를 포함한다.

클럭 버퍼(10)로부터 출력되는 기준클럭 REFCLK은 지연 라인(25)과 DCC 믹서 (29) 및 리플리카(27)를 거쳐 피드백 클럭 FBCLK으로 출력된다. 그러면, 위상 검출부(21)는 기준 클럭 REFCLK의 상승에지와 피드백 클럭 FBCLK의 상승에지의 위상을 비교하고, 쉬프트 제어부(23)는 위상 검출부(21)의 출력에 응답하여 지연 라인(25)의 지연 시간을 조절한다. 이에 따라, 제 1 지연 고정 루프(20)는 피드백 클럭 FBCLK의 상승에지를 기준 클럭 REFCLK의 상승에지에 고정(locking) 시킨다.

제 2 지연 고정 루프(30)는 위상검출부(31), 쉬프트 제어부(33), 지연 라인(35), 리플리카(37) 및 더미 DCC 믹서(39)를 포함한다.

클럭 버퍼(10)로부터 출력되는 기준클럭 REFCLK이 지연 라인(35)과 더미 DCC 믹서(39) 및 리플리카(37)를 거쳐 피드백 반전 클럭 FBCLKB으로 출력된다. 그러면, 위상 검출부(31)는 기준 클럭 REFCLK의 상승에지와 피드백 반전 클럭 FBCLKB의 상승에지의 위상을 비교하고, 쉬프트 제어부(33)는 위상 검출부(31)의 출력에 응답하여 지연 라인(35)의 지연 시간을 조절한다. 이에 따라, 제 2 지연 고정 루프(30)는 피드백 반전 클럭 FBCLKB의 상승에지를 기준 클럭 REFCLK의 상승에지에 고정(locking) 시킨다.

그 다음, 제 1 지연 고정 루프(20)와 제 2 지연 루프(30)가 각각의 고정(locking) 동작을 완료하면, 턴 오프 상태를 유지하던 DCC 믹서(29)가 턴 온되어 지연 라인(25, 35)의 출력을 인가받아 지연 라인(25)의 출력신호와 지연 라인(35)의 출력신호의 듀티 비율(Duty ratio)을 조절하여 디엘엘클럭 DLLCLK을 출력한다.

도 2a 및 도 2b는 도 1에 도시된 지연 고정 루프의 동작을 나타낸 타이밍도이다.

도 2a를 참조하면, 초기 동작시 피드백 클럭 FBCLK의 상승에지가 기준클럭 REFCLK의 상승에지보다 뒤에 있는 경우, 위상 검출부(21, 31)의 출력신호가 로우레벨로 출력된다. 그러면, 지연 라인(25)의 지연 시간은 증가되고, 지연 라인(35)의 지연 시간은 지연라인(25)보다는 적은 지연 시간으로 증가된다.

이에 따라, 피드백 클럭 FECLK 및 피드백 반전 클럭 FBCLKB의 상승에지가 기준클럭 REFCLK의 다음 상승에지에 고정(Locking) 된다.

도 2b를 참조하면, 초기 동작시 피드백 클럭 FBCLK의 상승에지가 기준클럭 REFCLK의 상승에지보다 앞에 있는 경우, 위상 검출부(21, 31)의 출력신호가 하이레벨로 출력된다. 그러면, 지연 라인(25)의 지연 시간은 증가되고, 지연 라인(35)의 지연 시간은 지연 라인(25)보다는 많은 지연 시간으로 증가된다.

상기와 같은 구성을 갖는 종래의 지연 고정 루프는 피드백 클럭 FBCLK 및 피드백 반전 클럭 FBCLKB을 기준클럭 REFCLK에 고정(locking) 시킬 때, 두개의 지연 라인(25, 35) 중 어느 한쪽은 적은 유닛(unit)만 사용하여도 고정 동작을 수행할 수 있으나, 동일한 유닛(unit)을 갖는 두 개의 지연 라인(25, 35)을 구비하고 있어 불필요하게 면적을 많이 차지하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 종래와 동일한 동작을 수행하면서 듀얼 루프 중 한쪽 루프의 지연 라인을 감소시켜 면적을 줄일 수 있는 반도체 메모리 장치의 지연 고정 루프를 제공하는데 그 목적이 있다.

본 발명의 반도체 메모리 장치의 지연 고정 루프는 외부 클럭을 인가받아 외부 클럭과 동위상의 기준 클럭을 출력하는 클럭 버퍼; 기준 클럭을 인가받아 제 1 지연시간 만큼 지연시키고, 기준클럭과 제 1 피드백 클럭의 위상을 비교한 결과값에 의해 제 1 지연시간 만큼 지연된 기준클럭의 위상을 결정하여 출력하는 제 1 지연 고정 루프; 및 기준 클럭을 인가받아 제 1 지연시간보다 적은 제 2 지연시간 만큼 지연시키고, 결과값에 의해 제 2 지연시간 만큼 지연된 기준 클럭의 위상을 결정하여 출력하는 제 2 지연 고정 루프를 포함하는 것을 특징으로 한다.

또한, 본 발명은 외부 클럭을 인가받아 외부 클럭과 동위상의 기준 클럭을 출력하는 제 1 클럭 버퍼; 외부 클럭을 인가받아 외부 클럭과 반전위상의 기준 반전 클럭을 출력하는 제 2 클럭 버퍼;기준 클럭과 기준 반전 클럭을 인가받아 기준 클럭과 피드백 클럭의 위상을 비교한 결과값에 의해 위상이 서로 다른 제 1 기준 클럭과 제 2 기준 클럭을 출력하는 클럭 선택 제어부; 제 1 기준 클럭을 인가받아 제 1 지연시간 만큼 지연시키고, 기준 클럭과 피드백 클럭의 위상을 비교하여 기준 클럭의 상승에지에 지연 고정된 피드백 클럭을 출력하는 제 1 지연 고정 루프; 및 제 2 기준 클럭을 인가받아 제 1 지연시간보다 적은 제 2 지연시간만큼 지연시키고, 기준 클럭과 피드백 반전 클럭의 위상을 비교하여 기준 클럭의 상승에지에 지연 고정된 피드백 반전 클럭을 출력하는 제 2 지연 고정 루프를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 고정 루프를 도시한 회로도이다.

본 발명은 클럭 버퍼(100), 제 1 지연 고정 루프(200) 및 제 2 지연 고정 루프(300)를 포함한다.

클럭 버퍼(100)는 외부클럭 ECLK, ECLKB을 입력받아 외부클럭 ECLK과 동위상의 기준클럭 REFCLK을 출력한다.

제 1 지연 고정 루프(200)는 위상 검출부(210), 쉬프트 제어부(220), 지연 라인(230), 제어부(240), 위상 분할기 및 선택기(250), 리플리카(260) 및 DCC 믹서(270)를 포함한다.

제 2 지연 고정 루프(300)는 위상 검출부(310), 쉬프트 제어부(320), 지연 라인(330), 위상 분할기 및 선택기(340), 리플리카(350) 및 더미 DCC 믹서(360)를 포함한다.

여기서, 위상 검출부(210)는 리플리카(260)로부터 출력되는 피드백 클럭 FBCLK1의 상승에지와 기준클럭 REFCLK의 상승에지의 위상을 비교하여 출력하고, 위상 검출부(310)는 리플리카(350)로부터 출력되는 피드백 클럭 FBCLK2의 상승에지와 기준클럭 REFCLK의 상승에지의 위상을 비교하여 출력한다.

쉬프트 제어부(220)는 위상 검출부(210)의 출력에 응답하여 지연 라인(230)의 지연량을 조절하고, 쉬프트 제어부(320)는 위상 검출부(310)의 출력에 응답하여 지연 라인(330)의 지연량을 조절한다.

지연 라인(230)은 기준 클럭 REFCLK을 인가받아 지연시켜 위상 분할기 및 선택기(250)로 출력하고, 지연 라인(330)은 기준 클럭 REFCLK을 인가받아 지연시켜 위상 분할기 및 선택기(340)로 출력한다.

여기서, 지연 라인(330)의 지연 유닛(unit)은 지연 라인(230)보다 1/2만큼 감소된 것이 바람직하다.

제어부(240)는 위상 검출부(310)의 출력에 따라 지연 라인(230, 330)으로부터 출력된 신호의 위상을 선택하기 위한 선택신호를 출력한다.

위상 분할기 및 선택기(250)는 제어부(240)의 출력에 따라 지연 라인(230)으로부터 출력된 신호의 위상을 반전 또는 비반전하여 출력하고, 위상 분할기 및 선택기(340)는 제어부(240)의 출력에 따라 지연 라인(330)으로부터 출력된 신호의 위상을 반전 또는 비반전하여 출력한다.

리플리카(260)는 외부 클럭 ECLK이 입력되어 지연 라인(230)전까지, 그리고 지연라인(230)으로 부터 출력되는 클럭이 출력버퍼(미도시)를 통해 외부로 출력될 때까지 지연 요소들을 모델링 한 것으로, 복제 회로(replica circuit)라고도 불린다. 이에 따라, 지연 라인(230)으로부터 출력된 클럭이 실제 클럭 경로와 동일한 조건으로 지연시킨 피드백 클럭 FBCLK1을 출력한다.

리플리카(350)는 외부 클럭 ECLK이 입력되어 지연 라인(330)전까지, 그리고 지연라인(330)으로부터 출력되는 클럭이 출력버퍼(미도시)를 통해 외부로 출력될 때까지 지연 요소들을 모델링 한 것으로, 지연 라인(330)으로부터 출력된 클럭을 실제 클럭 경로와 동일한 조건으로 지연시킨 피드백 클럭 FBCLK2을 출력한다.

DCC 믹서(270)는 위상 분할기 및 선택기(250, 340)의 출력을 입력받아 듀티 비율(Duty ratio)을 조절하여 디엘엘클럭 DLLCLK을 출력한다.

더미 DCC 믹서(360)는 위상 분할기 및 선택기(250, 340)의 출력을 입력받아 듀티 비율(Duty ratio)을 조절하여 리플리카(350)로 출력한다.

도 4는 도 3에 도시된 제어부(240)의 상세 회로도이다.

제어부(240)는 전송게이트 TG1, TG2, 래치부(241, 243), PMOS 트랜지스터 P1 및 인버터 IV5를 포함한다.

전송게이트 TG1는 쉬프트 인에이블 신호 Shift_en가 로우레벨이고, 쉬프트 인에이블 신호 Shift_enb가 하이레벨일 경우 턴 온되어 위상 검출부(210)의 출력신호 PD_OUT를 선택적으로 출력한다.

래치부(241)는 인버터 IV1, IV2를 포함하여 전송게이트 TG1의 출력을 래치하고, 전송게이트 TG2는 쉬프트 인에이블 신호 Shift_enb가 로우레벨이고, 쉬프트 인에이블 신호 Shift_en가 하이레벨일 경우 턴 온되어 래치부(241)의 출력을 노드(A)로 선택적으로 출력한다.

PMOS 트랜지스터 P1은 드레인으로 전원전압 VDD을 입력받고, 게이트로 리셋신호 RESETb를 입력받고, 소스가 노드(A)와 연결되어 리셋신호 RESETb가 로우레벨일 경우 턴 온되어 노드(A)로 전원전압 VDD을 공급한다.

래치부(243)는 인버터 IV3, IV4를 포함하여 노드(A)의 신호를 래치하여 선택신호 DL_sel를 출력한다.

인버터 IV5는 래치부(243)의 출력을 반전시켜 선택신호 DL_selb를 출력한다.

도 5a는 도 3에 도시된 위상 분할기 및 선택기(250)의 상세 회로도이고, 도 5b는 도 3에 도시된 위상 분할기 및 선택기(340)의 상세 회로도이다.

도 5a를 참조하면, 위상 분할기 및 선택기(250)는 지연부(251,253), 전송게이트 TG3, TG4를 포함한다.

여기서, 지연부(251)는 인버터 IV6,IV7를 포함하여 지연라인(230)의 출력신호 DL1_OUT를 비반전 지연시켜 출력하고, 지연부(253)는 인버터 IV8∼IV10를 포함하여 지연라인(230)의 출력신호 DL1_OUT를 반전 지연시켜 출력한다.

전송게이트 TG3는 선택신호 DL_sel가 로우레벨이고, 지연 라인 선택신호 DL_selb가 하이레벨인 경우 턴 온되어 지연부(251)의 출력을 출력신호 OUT1로 출력하고, 전송게이트 TG4는 선택신호 DL_selb가 로우레벨이고, 선택신호 DL_sel가 하이레벨인 경우 턴 온되어 지연부(253)의 출력을 출력신호 OUT1로 출력한다.

도 5b를 참조하면, 위상 분할기 및 선택기(340)는 지연부(341,343), 전송게이트 TG5, TG6를 포함한다.

여기서, 지연부(341)는 인버터 IV11,IV12를 포함하여 지연라인(330)의 출력신호 DL2_OUT를 비반전 지연시켜 출력하고, 지연부(343)는 인버터 IV13∼IV15를 포함하여 지연라인(330)의 출력신호 DL2_OUT를 반전 지연시켜 출력한다.

전송게이트 TG5는 선택신호 DL_selb가 로우레벨이고, 선택신호 DL_sel가 하이레벨인 경우 턴 온되어 지연부(341)의 출력을 출력신호 OUT2로 출력하고, 전송게이트 TG6는 선택신호 DL_sel가 로우레벨이고, 선택신호 DL_selb가 하이레벨인 경우 턴 온되어 지연부(343)의 출력을 출력신호 OUT2로 출력한다.

이러한 구성을 갖는 본 발명의 동작과정을 설명하면 다음과 같다.

먼저, 초기 동작시 위상 검출부(210)는 기준클럭 REFCLK의 상승에지와 피드백 클럭 FBCLK1의 상승에지의 위상을 비교하여 출력신호 PD_OUT를 출력한다. 이때, 쉬프트 제어부(220)는 턴 오프 상태이다.

그 다음, 제어부(240)는 위상 검출부(210)의 출력신호 PD_OUT를 래치부(241)에 저장시킨다. 이때, 전송게이트 TG2가 턴 오프 상태이므로, 선택신호 DL_sel는 로우레벨로 초기화된다.

그 다음, 쉬프트 인에이블 신호 Shift_en가 하이레벨이 되어 쉬프트 제어부(220)가 턴 온되면, 전송게이트 TG1는 턴 오프되고, 전송게이트 TG2가 턴 온되어 래치부(241)의 출력을 래치부(243)에서 래치하여 선택신호 DL_sel를 출력한다.

그 다음, 위상 분할기 및 선택기(250, 340)는 선택신호 DL_sel에 따라 지연 라인(230, 330)의 출력신호 DL1_OUT, DL2_OUT의 위상을 반전 또는 비반전하여 출력한다.

즉, 선택신호 DL_sel가 로우레벨이면, 출력신호 DL1_OUT가 비반전된 출력신호 OUT1를 출력하고, 출력신호 DL2_OUT가 반전된 출력신호 OUT2를 출력한다.

그리고, 선택신호 DL_sel가 하이레벨이면, 출력신호 DL1_OUT가 반전된 출력신호 OUT1를 출력하고, 출력신호 DL2_OUT가 비반전된 출력신호 OUT2를 출력한다.

그 다음, 종래와 마찬가지로 기준클럭 REFCLK의 상승에지와 각 피드백 클럭 FBCLK1, FBCLK2의 상승에지가 고정(locking)되면, DCC 믹서(270)가 턴 온 되어 출 력신호 OUT1, OUT2의 듀티 비율(Duty ratio)을 조절하여 디엘엘클럭 DLLCLK을 출력한다

상기와 같은 본 발명의 지연 고정 루프는 초기 동작시 피드백클럭 FBCLK1의 상승에지가 기준클럭 REFCLK의 상승에지 보다 앞에 있는지 뒤에 있는지를 위상 검출부(210)에서 판단하고, 이를 이용하여 피드백 클럭 FBCLK1, FBCLK2의 위상을 결정하여 출력함으로써 지연 시간이 적은 클럭이 지연 유닛(unit)이 적은 지연 라인(330)을 거치도록 하여 종래에 비해 면적은 적게 차지하면서도 동일한 결과를 얻을 수 있다.

도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 지연 고정 루프를 도시한 회로도이다.

본 발명은 클럭 버퍼부(400), 클럭 선택 제어부(500), 제 1 지연 고정 루프(600) 및 제 2 지연 고정 루프(700)를 포함한다.

클럭 버퍼부(400)는 클럭 버퍼(410), 클럭 버퍼(320)를 포함한다.

클럭 버퍼(410)는 외부클럭 ECLK을 비반전 단자(+)에, 외부클럭 ECLKB을 반전 단자(-)에 입력받아 외부클럭 ECLK과 동위상의 기준 클럭 REFCLK을 출력하고, 클럭 버퍼(420)는 외부클럭 ECLKB을 비반전 단자(+)에, 외부클럭 ECLK을 반전 단자(-)에 입력받아 외부클럭 ECLKB과 동위상의 기준 반전 클럭 REFCLKB을 출력한다.

클럭 선택 제어부(500)는 제어부(510) 및 선택부(520, 530)를 포함하여 위상 검출부(610)의 출력에 따라 클럭 버퍼(410)와 클럭 버퍼(420)의 출력을 선택적으로 출력한다.

제어부(510)는 위상 검출부(610)의 출력에 따라 선택부(520, 530)를 제어한다.

선택부(520, 530)는 제어부(510)의 출력에 따라 클럭버퍼(410)와 클럭버퍼(420)의 출력을 선택적으로 출력한다.

제 1 지연 고정 루프(600)는 위상 검출부(610), 쉬프트 제어부(620), 지연 라인(630), 리플리카(640) 및 DCC 믹서(650)를 포함한다.

제 2 지연 고정 루프(700)는 위상 검출부(710), 쉬프트 제어부(720), 지연 라인(730), 리플리카(740) 및 더미 DCC 믹서(750)를 포함한다.

여기서, 위상 검출부(610)는 리플리카(640)로부터 출력되는 피드백 클럭 FBCLK의 상승에지와 기준클럭 REFCLK의 상승에지의 위상을 비교하여 출력하고, 위상 검출부(710)는 리플리카(740)로부터 출력되는 피드백 반전 클럭 FBCLKB의 상승에지와 기준클럭 REFCLK의 상승에지의 위상을 비교하여 출력한다.

쉬프트 제어부(620)는 위상 검출부(610)의 출력에 응답하여 지연 라인(630)의 지연량을 조절하고, 쉬프트 제어부(720)는 위상 검출부(710)의 출력에 응답하여 지연 라인(730)의 지연량을 조절한다.

지연 라인(630)은 기준 클럭 REFCLK1을 입력받아 지연시켜 DCC 믹서(650)로 출력하고, 지연 라인(730)은 기준 클럭 REFCLK2을 입력받아 지연시켜 더미 DCC 믹서(750)로 출력한다.

여기서, 지연 라인(730)의 지연 유닛(unit)은 지연 라인(630)보다 1/2만큼 감소된 것이 바람직하다.

리플리카(640)는 외부 클럭 ECLK이 입력되어 지연 라인(630)전까지, 그리고 지연라인(630)으로 부터 출력되는 클럭이 출력버퍼(미도시)를 통해 외부로 출력될 때까지 지연 요소들을 모델링 한 것으로, 복제 회로(replica circuit)라고도 불린다. 이에 따라, 지연 라인(630)으로부터 출력된 클럭을 실제 클럭 경로와 동일한 조건으로 지연시킨 피드백클럭 FBCLK을 출력한다.

리플리카(740)는 외부 클럭 ECLK이 입력되어 지연 라인(730)전까지, 그리고 지연라인(730)으로부터 출력되는 클럭이 출력버퍼(미도시)를 통해 외부로 출력될 때까지 지연 요소들을 모델링 한 것으로, 지연 라인(730)으로부터 출력된 클럭을 실제 클럭 경로와 동일한 조건으로 지연시킨 피드백클럭 FBCLKB을 출력한다.

DCC 믹서(650)는 지연 라인(630, 730)의 출력을 입력받아 듀티 비율(Duty ratio)을 조절하여 디엘엘클럭 DLLCLK을 출력한다.

더미 DCC 믹서(750)는 지연 라인(630, 730)의 출력을 입력받아 듀티 비율(Duty ratio)을 조절하여 리플리카(740)로 출력한다.

도 7은 도 6에 도시된 제어부(510)의 상세 회로도이다.

제어부(510)는 전송게이트 TG7, TG8, 래치부(511, 513), PMOS 트랜지스터 P2 및 인버터 IV20를 포함한다.

전송게이트 TG7는 쉬프트 인에이블 신호 Shift_en가 로우레벨이고, 쉬프트 인에이블 신호 Shift_enb가 하이레벨일 경우 턴 온되어 위상 검출부(610)의 출력신호 PD_OUT를 선택적으로 출력한다.

래치부(511)는 인버터 IV16, IV17를 포함하여 전송게이트 TG7의 출력을 래치 하고, 전송게이트 TG8는 쉬프트 인에이블 신호 Shift_enb가 로우레벨이고, 쉬프트 인에이블 신호 Shift_en가 하이레벨일 경우 턴 온되어 래치부(511)의 출력을 노드(B)로 선택적으로 출력한다.

PMOS 트랜지스터 P2은 드레인으로 전원전압 VDD을 입력받고, 게이트로 리셋신호 RESETb를 입력받고, 소스가 노드(B)와 연결되어 리셋신호 RESETb가 로우레벨일 경우 턴 온되어 노드(B)로 전원전압 VDD을 공급한다.

래치부(513)는 인버터 IV18, IV19를 포함하여 노드(B)의 신호를 래치하여 선택신호 DL_sel를 출력한다.

인버터 IV20는 래치부(513)의 출력을 반전시켜 선택신호 DL_selb를 출력한다.

도 8a는 도 6에 도시된 선택부(520)의 상세 회로도이고, 도 8b는 도 6에 도시된 선택부(530)의 상세 회로도이다.

선택부(520)는 전송게이트 TG9, TG10를 포함한다.

전송게이트 TG9는 선택신호 DL_sel가 로우레벨이고, 선택신호 DL_selb가 하이레벨인 경우 턴 온되어 피드백 클럭 REFCLK를 출력신호 REFCLK1로 출력하고, 전송게이트 TG10는 선택신호 DL_selb가 로우레벨이고, 선택신호 DL_sel가 하이레벨인 경우 턴 온되어 피드백 클럭 REFCLKB를 출력신호 REFCLK1로 출력한다.

선택부(530)는 전송게이트 TG11, TG12를 포함한다.

전송게이트 TG11는 선택신호 DL_selb가 로우레벨이고, 선택신호 DL_sel가 하이레벨인 경우 턴 온되어 피드백 클럭 REFCLK를 출력신호 REFCLK2로 출력하고, 전 송게이트 TG12는 선택신호 DL_sel가 로우레벨이고, 선택신호 DL_selb가 하이레벨인 경우 턴 온되어 피드백 클럭 REFCLKB를 출력신호 REFCLK2로 출력한다.

먼저, 초기 동작시 위상 검출부(610)는 기준클럭 REFCLK1의 상승에지와 피드백 클럭 FBCLK의 상승에지의 위상을 비교하여 출력신호 PD_OUT를 출력한다. 이때, 쉬프트 제어부(620)는 턴 오프 상태이다.

그 다음, 제어부(510)는 위상 검출부(610)의 출력신호 PD_OUT를 래치부(511)에 저장시킨다. 이때, 전송게이트 TG8은 턴 오프 상태이므로, 선택신호 DL_sel는 로우레벨로 초기화된다.

그 다음, 쉬프트 인에이블 신호 Shift_en가 하이레벨이 되어 쉬프트 제어부(620)가 턴 온되면, 전송게이트 TG7는 턴 오프되고, 전송게이트 TG8가 턴 온되어 래치부(511)의 출력을 래치부(513)에서 래치하여 선택신호 DL_sel를 출력한다.

그 다음, 선택부(520, 530)는 선택신호 DL_sel에 따라 각각 기준클럭 REFCLK의 위상 또는 기준 반전 클럭 REFCLKB의 위상과 동위상을 갖는 기준클럭 REFCLK1, REFCLK2을 출력한다.

즉, 선택신호 DL_sel가 로우레벨이면, 기준클럭 REFCLK과 동위상을 갖는 기준클럭 REFCLK1을 출력하고, 기준 반전 클럭 REFCLKB과 동위상을 갖는 기준클럭 REFCLK2을 출력한다.

그리고, 선택신호 DL_sel가 하이레벨이면, 기준 반전 클럭 REFCLKB과 동위상을 갖는 기준클럭 REFCLK1을 출력하고, 기준클럭 REFCLK과 동위상을 갖는 기준클럭 REFCLK2을 출력한다.

그 다음, 기준클럭 REFCLK1은 지연 라인(630), DCC 믹서(650), 리플리카(640)를 거쳐 피드백 클럭 FBCLK으로 출력된다. 그 다음, 위상 검출부(610)는 기준 클럭 REFCLK의 상승에지와 피드백 클럭 FBCLK의 상승에지의 위상을 비교하여 출력한다. 그러면, 쉬프트 제어부(620)는 위상 검출부(610)의 출력에 응답하여 지연라인(630)의 지연량을 조절한다. 이에 따라, 피드백 클럭 FBCLK의 상승에지가 기준 클럭 REFCLK의 상승에지에 고정(locking) 된다.

그리고, 기준클럭 REFCLK2은 지연 라인(730), 더미 DCC 믹서(750), 리플리카(740)를 거쳐 피드백 반전 클럭 FBCLKB으로 출력된다. 그 다음, 위상 검출부(710)는 기준 클럭 REFCLK의 상승에지와 피드백 반전 클럭 FBCLKB의 상승에지의 위상을 비교하여 출력한다. 그러면, 쉬프트 제어부(720)는 위상 검출부(710)의 출력에 응답하여 지연 라인(730)의 지연량을 조절한다. 이에 따라, 피드백 반전 클럭 FBCLKB의 상승에지가 기준 클럭 REFCLK의 상승에지에 고정(locking)된다.

상기와 같은 본 발명의 지연 고정 루프는 클럭 선택 제어부(500)에 따라 기준클럭 REFCLK1, REFCLK2의 위상을 결정하고, 이를 이용하여 피드백 클럭 FBCLK과 피드백 반전 클럭 FBCLKB을 출력함으로써 지연 시간이 적은 클럭이 지연 유닛(unit)이 적은 지연 라인(630)을 거치도록 하여 종래에 비해 면적을 감소시키면서도 동일한 결과를 얻을 수 있다.

이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 장치의 지연 고정 루 프는 초기 동작시 기준클럭과 피드백 클럭의 위상을 비교하고, 이를 통해 피드백 클럭의 위상을 결정함으로써 적은 지연량을 가지는 클럭이 적은 지연 유닛을 갖는 지연 라인을 거치도록 하여 종래와 동일한 결과를 얻으면서도 면적을 줄일 수 있는 효과가 있다.

또한, 본 발명은 초기 동작시 기준클럭과 피드백 클럭의 위상을 비교하고, 이를 통해 기준클럭이 반전 또는 비반전된 피드백 클럭을 출력함으로써 적은 지연량을 가지는 클럭이 적은 지연 유닛을 갖는 지연 라인을 거치도록 하여 종래와 동일한 결과를 얻으면서도 면적을 줄일 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

외부 클럭을 인가받아 상기 외부 클럭과 동위상의 기준 클럭을 출력하는 클럭 버퍼;

상기 기준 클럭을 인가받아 제 1 지연시간 만큼 지연시키고, 상기 기준클럭과 제 1 피드백 클럭의 위상을 비교한 결과값에 의해 상기 제 1 지연시간 만큼 지연된 기준클럭의 위상을 결정하여 출력하는 제 1 지연 고정 루프; 및

상기 기준 클럭을 인가받아 상기 제 1 지연시간보다 적은 제 2 지연시간 만큼 지연시키고, 상기 결과값에 의해 상기 제 2 지연시간 만큼 지연된 기준 클럭의 위상을 결정하여 출력하는 제 2 지연 고정 루프

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 1 항에 있어서, 상기 제 1 지연 고정 루프는

상기 제 1 피드백 클럭의 상승에지와 상기 기준 클럭의 상승에지의 위상을 비교하여 출력하는 제 1 위상 검출부;

상기 제 1 위상 검출부로부터 출력된 신호에 따라 제 1 지연 라인의 지연량을 조절하는 제 1 쉬프트 제어부;

상기 제 1 쉬프트 제어부로부터 출력된 신호에 따라 상기 기준 클럭을 상기 제 1 지연시간만큼 지연하여 출력하는 상기 제 1 지연 라인;

상기 제 1 위상 검출부 및 상기 제 1 쉬프트 제어부로부터 출력된 신호에 따라 상기 제 1 지연 라인으로부터 출력된 신호의 위상을 선택하기 위한 선택신호를 출력하는 제 1 제어부; 및

상기 선택신호에 따라 상기 제 1 지연 라인으로부터 출력된 신호의 위상을 반전 또는 비반전하여 출력하는 제 1 위상 분할기 및 선택기

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 2 항에 있어서, 상기 제어부는

쉬프트 인에이블 신호의 상태에 따라 선택적으로 턴온되어 상기 제 1 지연 라인으로부터 출력된 신호를 출력하는 제 1 전송 게이트;

상기 제 1 전송 게이트의 출력을 인가받아 래치하는 제 1 래치부;

상기 쉬프트 인에이블 신호의 상태에 따라 선택적으로 턴온되어 상기 제 1 래치부로부터 출력된 신호를 제 1 노드로 출력하는 제 2 전송 게이트;

전원전압단과 상기 제 1 노드 사이에 연결되어 리셋신호에 따라 선택적으로 턴 온되는 트랜지스터 소자; 및

상기 제 2 전송 게이트의 출력을 인가받아 래치하여 선택신호를 출력하는 제 2 래치부

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 2 항에 있어서, 상기 제 1 위상 분할기 및 선택기는

상기 제 1 지연 라인으로부터 출력된 신호를 인가받아 비반전 지연시켜 출력 하는 제 1 지연부;

상기 선택신호에 따라 선택적으로 턴 온되어 상기 제 1 지연부로부터 출력된 신호를 출력하는 제 3 전송 게이트;

상기 제 1 지연 라인으로부터 출력된 신호를 인가받아 반전 지연시켜 출력하는 제 2 지연부; 및

상기 선택신호에 따라 선택적으로 턴 온되어 상기 제 2 지연부로부터 출력된 신호를 출력하는 제 4 전송 게이트

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 1 항에 있어서, 상기 제 2 지연 고정 루프는

제 2 피드백 클럭의 상승에지와 상기 기준 클럭의 상승에지의 위상을 비교하여 출력하는 제 2 위상 검출부;

상기 제 2 위상 검출부로부터 출력된 신호에 따라 제 2 지연 라인의 지연량을 조절하는 제 2 쉬프트 제어부;

상기 제 2 쉬프트 제어부로부터 출력된 신호에 따라 상기 기준 클럭을 상기 제 2 지연시간만큼 지연하여 출력하는 상기 제 2 지연 라인;

상기 제 1 피드백 클럭의 상승에지와 상기 기준 클럭의 상승에지의 위상을 비교한 결과값에 따라 상기 제 2 지연라인으로부터 출력된 신호의 위상을 선택하기 위한 선택신호를 출력하는 제 2 제어부; 및

상기 제 2 지연 라인으로부터 출력된 신호를 인가받아 상기 선택신호에 따라 상기 제 2 지연 라인으로부터 출력된 신호의 위상을 반전 또는 비반전하여 출력하는 제 2 위상 분할기 및 선택기

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 5 항에 있어서, 상기 제 2 위상 분할기 및 선택기는

상기 제 2 지연 라인으로부터 출력된 신호를 인가받아 비반전 지연시켜 출력하는 제 3 지연부;

상기 선택신호에 따라 선택적으로 턴 온되어 상기 제 3 지연부로부터 출력된 신호를 출력하는 제 5 전송 게이트;

상기 제 2 지연 라인으로부터 출력된 신호를 인가받아 반전 지연시켜 출력하는 제 4 지연부; 및

상기 선택신호에 따라 선택적으로 턴 온되어 상기 제 4 지연부로부터 출력된 신호를 출력하는 제 6 전송 게이트

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 5 항에 있어서, 상기 제 2 지연 라인의 지연량은 제 1 지연 라인의 지연량보다 1/2 감소된 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
외부 클럭을 인가받아 상기 외부 클럭과 동위상의 기준 클럭을 출력하는 제 1 클럭 버퍼;

상기 외부 클럭을 인가받아 상기 외부 클럭과 반전위상의 기준 반전 클럭을 출력하는 제 2 클럭 버퍼;

상기 기준 클럭과 상기 기준 반전 클럭을 인가받아 상기 기준 클럭과 피드백 클럭의 위상을 비교한 결과값에 의해 위상이 서로 다른 제 1 기준 클럭과 제 2 기준 클럭을 출력하는 클럭 선택 제어부;

상기 제 1 기준 클럭을 인가받아 제 1 지연시간 만큼 지연시키고, 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 기준 클럭의 상승에지에 지연 고정된 상기 피드백 클럭을 출력하는 제 1 지연 고정 루프; 및

상기 제 2 기준 클럭을 인가받아 상기 제 1 지연시간보다 적은 제 2 지연시간만큼 지연시키고, 상기 기준 클럭과 피드백 반전 클럭의 위상을 비교하여 상기 기준 클럭의 상승에지에 지연 고정된 상기 피드백 반전 클럭을 출력하는 제 2 지연 고정 루프

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 8 항에 있어서, 상기 클럭 선택 제어부는

상기 제 1 위상 검출부로부터 출력된 신호에 따라 상기 제 1 기준 클럭과 상기 제 2 기준 클럭의 위상을 선택하기 위한 선택신호를 출력하는 제어부;

상기 기준 클럭과 상기 기준 반전 클럭을 인가받아 상기 선택신호에 따라 상기 기준 클럭의 위상 또는 상기 기준 반전 클럭의 위상과 동위상을 갖는 상기 제 1 기준클럭을 출력하는 제 1 선택부; 및

상기 기준 클럭과 상기 기준 반전 클럭을 인가받아 상기 선택신호에 따라 상기 기준 클럭의 위상 또는 상기 기준 반전 클럭의 위상과 동위상을 갖는 상기 제 2 기준클럭을 출력하는 제 2 선택부

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 9 항에 있어서, 상기 제어부는

쉬프트 인에이블 신호의 상태에 따라 선택적으로 턴온되어 상기 제 1 지연 라인으로부터 출력된 신호를 출력하는 제 1 전송 게이트;

상기 제 1 전송 게이트의 출력을 인가받아 래치하는 제 1 래치부;

상기 쉬프트 인에이블 신호의 상태에 따라 선택적으로 턴온되어 상기 제 1 래치부로부터 출력된 신호를 제 1 노드로 출력하는 제 2 전송 게이트;

전원전압단과 상기 제 1 노드 사이에 연결되어 리셋신호에 따라 선택적으로 턴 온되는 트랜지스터 소자; 및

상기 제 2 전송 게이트의 출력을 인가받아 래치하여 선택신호를 출력하는 제 2 래치부

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 9 항에 있어서, 상기 제 1 선택부는

상기 선택신호에 따라 선택적으로 턴 온되어 상기 기준클럭을 출력하는 제 3 전송 게이트; 및

상기 선택신호에 따라 선택적으로 턴 온되어 상기 기준 반전 클럭을 출력하는 제 4 전송 게이트

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 9 항에 있어서, 상기 제 2 선택부는

상기 선택신호에 따라 선택적으로 턴 온되어 상기 기준클럭을 출력하는 제 5 전송 게이트; 및

상기 선택신호에 따라 선택적으로 턴 온되어 상기 기준 반전 클럭을 출력하는 제 6 전송 게이트

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 8 항에 있어서, 상기 제 1 지연 고정 루프는

상기 피드백 클럭의 상승에지와 상기 기준 클럭의 상승에지의 위상을 비교하여 출력하는 제 1 위상 검출부;

상기 제 1 위상 검출부로부터 출력된 신호에 따라 제 1 지연 라인의 지연량을 조절하는 제 1 쉬프트 제어부;

상기 제 1 쉬프트 제어부로부터 출력된 신호에 따라 상기 제 1 기준 클럭을 상기 제 1 지연 시간만큼 지연하여 출력하는 상기 제 1 지연 라인;

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 8 항에 있어서, 상기 제 2 지연 고정 루프는

제 2 리플리카로부터 출력된 상기 피드백 반전 클럭의 상승에지와 상기 기준 클럭의 상승에지의 위상을 비교하여 출력하는 제 2 위상 검출부;

상기 제 2 위상 검출부로부터 출력된 신호에 따라 제 2 지연 라인의 지연량을 조절하는 제 2 쉬프트 제어부;

상기 제 2 쉬프트 제어부로부터 출력된 신호에 따라 상기 제 2 기준 클럭을 상기 제 2 지연 시간만큼 지연하여 출력하는 상기 제 2 지연 라인;

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.
제 14 항에 있어서, 상기 제 2 지연 라인의 지연량은 제 1 지연 라인의 지연량보다 1/2 감소된 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프.