KR102551508B1 - 지연 제어 장치 및 방법 - Google Patents

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Abstract

본 발명은 지연 제어 장치 및 방법에 관한 것으로, 지연 동기 루프의 지연 차를 보상하기 위한 기술이다. 이러한 본 발명은 기준클록과 피드백 클록을 비교하여 지연라인의 지연 시간을 조정하고, 교정신호에 대응하여 레플리카 지연부의 지연시간을 보상하는 지연고정루프와, 지연고정루프의 출력을 지연하는 리얼 클록 경로 지연부 및 레플리카 지연부의 지연 시간과 상기 리얼 클록 경로 지연부의 지연시간 차를 반영하여 교정신호를 생성하는 제어신호 생성부를 포함한다.

Description

지연 제어 장치 및 방법{Delay control device and method therefor}
본 발명은 지연 제어 장치 및 방법에 관한 것으로, 지연 동기 루프의 지연 차를 보상하기 위한 기술이다.
외부클럭 신호에 동기되어 동작하는 반도체 메모리 장치에서는, 내부클럭 신호가 외부클럭 신호에 비해 일정 시간 지연될 경우 반도체 메모리장치의 고주파수 동작 성능이 저하된다. 특히, 외부클럭 신호의 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간(tAC)이 길어진다.
따라서, 반도체 메모리 장치의 고주파수 동작 성능의 저하를 방지하기 위해서 내부클럭 신호의 위상을 외부클럭 신호의 위상에 정확히 동기시키는 회로가 요구되며, 이를 위해 일반적으로 지연동기 루프가 사용된다.
이러한 지연동기 루프는 레플리카(Replica)를 사용하여 지연루프의 지연을 제어한다. 레플리카는 클록 경로 또는 데이터 경로의 복사본이며, 레플리카의 지연양에 따라 지연루프의 지연량이 결정된다.
지연동기 루프는 리얼 클록 경로 딜레이(Real clock path delay)를 레플리카 딜레이로 모사한다. 그런데, 레플리카 딜레이와 리얼 클록 경로 딜레이는 PVT(Process, Voltage, Temperature) 등에 따라 변화할 수 있다. 이러한 경우 클럭과 데이터 스트로브신호(DQS) 간의 틀어짐 정도가 PVT 별로 달라지게 된다.
본 발명은 지연 제어 장치에 관한 것으로, 지연 동기 루프의 레플리카 지연부와 리얼 클록 경로 지연부 사이의 지연 차를 보상할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 지연 제어 장치는, 기준클록과 피드백 클록을 비교하여 지연라인의 지연 시간을 조정하고, 교정신호에 대응하여 레플리카 지연부의 지연시간을 보상하는 지연고정루프; 지연고정루프의 출력을 지연하는 리얼 클록 경로 지연부; 및 레플리카 지연부의 지연 시간과 리얼 클록 경로 지연부의 지연시간 차를 반영하여 교정신호를 생성하는 제어신호 생성부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 지연 제어 장치는, 제어신호에 대응하여 기준클록을 지연하고 기준클록과 피드백 클록을 비교하여 지연라인의 지연 시간을 조정하기 위한 제어신호를 생성하는 제 1지연 경로; 선택신호가 제 1로직 레벨인 경우 제 1클록 경로 지연부를 선택하고 상기 제 1지연 경로의 출력을 지연하여 피드백 클록을 생성하는 제 2지연 경로; 및 선택신호가 제 2로직 레벨인 경우 제 2클록 경로 지연부를 선택하여 제 1지연 경로의 출력을 버퍼링하여 지연하고, 교정신호에 대응하여 지연시간을 보상하여 피드백 클록을 출력하는 제 3지연 경로를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 지연 제어 방법은, 기준클록과 피드백 클록을 비교하여 지연라인의 지연 시간을 조정하는 단계; 제 1클록 경로 지연부를 선택하여 지연라인의 출력을 지연하고 제 1지연시간에 대응하는 제 1락신호를 생성하는 단계; 제 2클록 경로 지연부를 선택하여 지연라인의 출력을 지연하고 제 2지연시간에 대응하는 제 2락신호를 생성하되, 교정신호에 대응하여 지연시간이 보상되는 단계; 제 1지연시간과 제 2지연시간의 지연시간 차를 반영하여 상기 교정신호를 생성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 지연 동기 루프의 지연차를 보상하여 PVT 변화에 따라 발생할 수 있는 클록과 데이터 간의 타이밍 차이를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 지연 제어 장치의 구성도.
도 2 및 도 3은 도 1의 실시예에 따른 지연 제어 장치에서 지연 동기 루프의 동작 경로를 설명하기 위한 도면.
도 4는 도 1의 제어신호 생성부에 관한 상세 구성도.
도 5는 도 4의 교정신호 생성부에 관한 상세 구성도.
도 6은 도 4의 선택신호 생성부에 관한 상세 회로도.
도 7은 도 4의 락 신호 생성부에 관한 상세 회로도.
도 8은 도 4의 종료신호 생성부에 관한 상세 회로도.
도 9는 도 4의 리셋신호 생성부에 관한 상세 회로도.
도 10은 본 발명의 실시예에 따른 지연 제어 장치의 동작 타이밍도.
도 11은 본 발명의 실시예에 따른 지연 제어 장치에서 버퍼의 위치를 설명하기 위한 도면.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 지연 제어 장치의 구성도이다.
본 발명의 실시예는 복수의 패드 P1, P2와, 입력버퍼 RX, 출력버퍼 TX, 지연 고정 루프(DLL; Delay Locked Loop), 제어신호 생성부(100), 리얼(Real) 클록 경로 지연부(300) 및 지연부(310)를 포함한다.
그리고, 지연 고정 루프 DLL는 지연 라인(200), 위상 검출기(210), 제어부(220), 버퍼(230, 270), 지연부(240), 레플리카(Replica) 지연부(250) 및 선택부(260, 280)를 포함한다.
여기서, 패드 P1는 클록 CK이 입력되는 패드이다. 그리고, 입력버퍼 RX는 패드 P1로부터 인가되는 클록 CK을 버퍼링하여 기준클록 REF_CK을 지연라인(200)과, 위상 검출기(210)에 출력한다.
그리고, 제어신호 생성부(100)는 캘리브레이션 모드신호 CAL_MODE와, 락 신호 LOCK와, 기준클록 REF_CK과, 리셋신호 RSTB와, 제어신호 CTRL 및 테스트 모드신호 TM에 대응하여 선택신호 SEL, 리셋신호 DLL_RSTB 및 교정신호 CAL를 생성한다.
지연라인(200)은 제어신호 CTRL에 대응하여 입력버퍼 RX로부터 인가되는 기준클록 REF_CK의 지연양을 조정하여 버퍼(230)에 출력한다. 그리고, 위상 검출기(210)는 기준클록 REF_CK에 따라 피드백 클록 FB_CK의 위상을 검출하여 제어부(220)에 출력한다.
제어부(220)는 위상 검출기(210)의 출력에 대응하여 락 신호 LOCK를 제어신호 생성부(100)에 출력하고 제어신호 CTRL를 지연라인(200)에 출력한다. 제어부(220)는 리셋신호 DLL_RSTB에 대응하여 리셋 될 수 있다.
버퍼(230)는 지연라인(200)의 출력을 버퍼링하여 지연부(240)에 출력한다. 지연부(240)는 버퍼(230)의 출력을 지연하여 레플리카 지연부(250)에 출력한다. 여기서, 지연부(240)는 더미 지연라인에 해당하며 필요에 따라 지연 시간을 조정할 수 있다.
레플리카 지연부(250)는 교정신호 CAL에 대응하여 지연부(240)로부터 인가되는 신호의 지연양을 조정하여 선택부(260)에 출력한다. 여기서, 교정신호 CAL는 리얼 클록 경로 지연부(300)의 지연시간과 레플리카 지연부(250)에 지연시간에 대한 차이값을 보상하기 위한 신호이다. 레플리카 지연부(250)는 교정신호 CAL에 의해 리얼 클록 경로 지연부(300)와의 지연 시간 차를 보상할 수 있다.
선택부(260)는 선택신호 SEL에 대응하여 레플리카 지연부(250)의 출력과, 리얼 클록 경로 지연부(300)의 출력 중 어느 하나를 선택하여 버퍼(270)에 출력한다. 버퍼(270)는 선택부(260)의 출력을 버퍼링하여 피드백 클록 FB_CK을 위상 검출기(210)에 출력한다.
그리고, 선택부(280)는 선택신호 SEL에 대응하여 지연라인(200)의 출력과, 버퍼(230)의 출력 중 어느 하나를 선택하여 리얼 클록 경로 지연부(300)에 출력한다. 여기서, 지연 고정 루프 DLL의 선택부(280)와 리얼 클록 경로 지연부(300)는 라인 LINE1을 통해 연결될 수 있다.
또한, 리얼 클록 경로 지연부(300)는 선택부(280)의 출력을 지연하여 선택부(260)와 지연부(310)에 출력한다. 그리고, 지연부(310)는 리얼 클록 경로 지연부(300)의 출력을 지연하여 출력버퍼 TX에 출력한다. 여기서, 지연부(310)는 더미 지연라인에 해당하며 필요에 따라 지연 시간을 조정할 수 있다.
또한, 출력 버퍼 TX는 지연부(310)의 출력을 버퍼링하여 패드 P2에 출력한다. 패드 P2는 데이터 스트로브신호 DQS를 출력하기 위한 패드이다.
지연고정루프 DLL는 클록 CK와 데이터 스트로브신호 DQS 간의 타이밍을 얼라인 하는 역할을 한다. 레플리카 지연부(250)는 입력 버퍼 RX와, 출력 버퍼 TX, 리얼 클록 경로 지연부(300)를 모사한다. 그런데, 레플리카 지연부(250)의 정확도에 따라 클록 CK과 데이터 스트로브신호 DQS 간의 타이밍 차가 발생할 수 있다.
이에 따라, 본 발명의 실시예는 리얼 클록 경로 지연부(300)를 거친 제 1루프와, 레플리카 지연부(250)를 거친 제 2루프 사이의 지연 차를 검출한다. 그리고, 교정신호 CAL에 의해 두 경로의 지연 차를 반영하여 레플리카 지연부(250)의 지연 시간을 조정함으로써 클록 CK과 데이터 스트로브신호 DQS 간의 타이밍 차를 감소시킬 수 있도록 한다.
도 2 및 도 3은 도 1의 실시예에 따른 지연 제어 장치에서 지연 동기 루프 DLL의 동작 경로를 설명하기 위한 도면이다. 본 발명의 실시예에서 입력 버퍼 RX, 지연라인(200), 위상 검출기(210) 및 제어부(220)를 포함하는 경로를 "제 1지연 경로"라고 지칭한다. 그리고, 도 2에서와 같이 리얼 클록 경로 지연부(제 1클록 경로 지연부)를 선택하는 경로를 "제 2지연 경로"라고 지칭한다. 또한, 도 3에서와 같이 레플리카 지연부(제 2클록 경로 지연부)를 선택하는 경로를 "제 3지연 경로"라고 지칭한다.
먼저, 첫 번째 락(Lock) 프로세스는 도 2의 경로와 같이 동작하게 된다. 패드 P1를 통해 입력된 클록은 입력 버퍼 RX에서 버퍼링된다. 이후에, 지연라인(200)과, 버퍼(230)를 거친 출력은 선택부(280)에 전달된다.
첫 번째 락 루프에서는 선택부(280)가 선택신호 SEL에 의해 버퍼(230)의 출력을 선택할 수 있다. 예를 들어, 선택신호 SEL가 "0"인 경우 선택부(280)가 버퍼(230)의 출력을 선택하여 라인 LINE1에 연결할 수 있다. 이어서, 선택부(280)의 출력을 리얼 클록 경로 지연부(300)를 거쳐 선택부(260)에 전달된다.
이후에, 선택부(260)는 선택신호 SEL에 의해 리얼 클록 경로 지연부(300)의 출력을 선택하여 버퍼(270)에 출력한다. 그러면, 버퍼(270)는 선택부(260)의 출력을 버퍼링하여 피드백 클록 FB_CK을 위상 검출기(210)에 출력한다.
위상 검출기(210)는 기준클록 REF_CK과 피드백 클록 FB_CK을 비교하고, 피드백 클록 FB_CK의 위상을 검출하여 제어부(220)에 출력한다. 제어부(220)는 위상 검출기(210)의 출력에 따라 제어신호 CTRL을 생성하여 지연 라인(200)에 출력한다. 지연라인(200)는 제어신호 CTRL에 대응하여 지연 루프를 락킹 하게 된다.
이상에서와 같이, 첫 번째 락 프로세스에서는 선택부(260, 280)에 의해 리얼 클럭 경로 지연부(300)를 선택하여 피드백 클록 FB_CK을 생성하게 된다. 첫 번째 락 프로세스에서 생성된 락 신호 LOCK가 후술하는 제 1락신호 F_LOCK가 된다.
한편, 두 번째 락(Lock) 프로세스는 도 3의 경로와 같이 동작하게 된다. 패드 P1를 통해 입력된 클록은 입력 버퍼 RX에서 버퍼링된다. 이후에, 지연라인(200)과, 버퍼(230)를 거친 출력은 선택부(280)에 전달된다.
두 번째 락 루프에서는 선택부(280)가 지연라인(200)의 출력을 리얼 클록 경로 지연부(300)에 전달하지 않는다. 예를 들어, 선택신호 SEL가 "1"인 경우 선택부(280)가 버퍼(230)의 출력과 라인 LINE1 사이의 연결을 차단한다. 이에, 지연라인(200)의 출력은 버퍼(230)와, 지연부(240)를 거쳐 레플리카 지연부(250)에 전달된다.
이후에, 선택부(260)는 선택신호 SEL에 의해 레플리카 지연부(250)의 출력을 선택하여 버퍼(270)에 출력한다. 그러면, 버퍼(270)는 선택부(260)의 출력을 버퍼링하여 피드백 클록 FB_CK을 위상 검출기(210)에 출력한다.
위상 검출기(210)는 기준클록 REF_CK과 피드백 클록 FB_CK을 비교하고, 피드백 클록 FB_CK의 위상을 검출하여 제어부(220)에 출력한다. 제어부(220)는 위상 검출기(210)의 출력에 따라 제어신호 CTRL을 생성하여 지연 라인(200)에 출력한다. 지연라인(200)는 제어신호 CTRL에 대응하여 지연 루프를 락킹 하게 된다.
이상에서와 같이, 두 번째 락 프로세스에서는 선택부(260, 280)에 의해 레플리카 지연부(250)를 선택하여 피드백 클록 FB_CK을 생성하게 된다. 두 번째 락 프로세스에서 생성된 락 신호 LOCK가 후술하는 제 2락신호 S_LOCK가 된다.
본 발명의 실시예는 도 2와 같이 리얼 클록 경로 지연부(300)의 락 경로를 거치면서 첫 번째 클록 지연 시간을 검출한다. 그리고, 도 3에서와 같이 레플리카 지연부(250)의 락 경로를 거치면서 두 번째 클록 지연 시간을 검출한다. 그리고, 그리고, 리얼 클록 경로 지연부(300)의 지연 시간이 레플리카 지연부(250)의 지연시간에서 변한 경우 그 차이를 검출하여 레플리카 지연부(250)의 지연 시간에 보상한다.
도 4는 도 1의 제어신호 생성부(100)에 관한 상세 구성도이다.
제어신호 생성부(100)는 교정신호 생성부(110)와, 선택신호 생성부(120)와, 락 신호 생성부(130)와, 종료신호 생성부(140) 및 리셋신호 생성부(150)를 포함한다.
여기서, 교정신호 생성부(110)는 제어신호 CTRL, 제 1락신호 F_LOCK와, 제 2락신호 S_LOCK와, 제 1교정 제어신호 F_CTRL와, 제 2교정 제어신호 S_CTRL와, 테스트 모드신호 TM 및 교정 완료신호 CAL_DONE에 대응하여 레플리카 지연부(250)의 지연량을 조정하기 위한 교정신호 CAL를 생성한다.
그리고, 선택신호 생성부(120)는 제 1락신호 F_LOCK와, 캘리브레이션 모드신호 CAL_MODE에 대응하여 락 루프의 경로를 선택하기 위한 선택신호 SEL를 생성한다. 또한, 락 신호 생성부(130)는 캘리브레이션 모드신호 CAL_MODE와, 락 신호 LOCK에 대응하여 첫 번째 락 경로를 제어하기 위한 제 1락신호 F_LOCK와, 두 번째 락 경로를 제어하기 위한 제 2락신호 S_LOCK를 생성한다.
그리고, 종료신호 생성부(140)는 제 2락신호 S_LOCK와, 기준클록 REF_CK에 대응하여 교정동작을 종료시키기 위한 교정 완료신호 CAL_DONE를 생성한다. 또한, 리셋신호 생성부(150)는 제 1락신호 F_LOCK와, 리셋신호 RSTB에 대응하여 지연고정루프 DLL의 동작을 리셋시키기 위한 리셋신호 DLL_RSTB를 생성한다.
도 5는 도 4의 교정신호 생성부(110)에 관한 상세 구성도이다.
교정신호 생성부(110)는 복수의 래치(111, 112)와, 교정 회로(113)와, 인에이블 버퍼(114) 및 선택부(115)를 포함한다.
여기서, 래치(111)는 도 2와 같은 경로에 의해 첫 번째로 생성된 제 1락신호 F_LOCK에 따라 제어신호 CTRL를 래치하여 제 1교정 제어신호 F_CTRL를 출력한다. 그리고, 래치(112)는 도 3와 같은 경로에 의해 두 번째로 생성된 2락신호 S_LOCK에 따라 제어신호 CTRL를 래치하여 제 2교정 제어신호 S_CTRL을 출력한다.
즉, 본 발명의 실시예는 첫 번째 DLL 락 과정에서 발생한 제 1교정 제어신호 F_CTRL와, 두 번째 DLL 락 과정에서 발생한 제 2교정 제어신호 S_CTRL를 교정 회로(113)의 캘리브레이션 동작에 이용하게 된다.
교정회로(113)는 제 1교정 제어신호 F_CTRL와, 제 2교정 제어신호 S_CTRL의 타이밍 차를 검출한다. 여기서, 교정회로(113)는 감산기(Substractor)로 이루어질 수 있다. 즉, 교정회로(113)는 제 1교정 제어신호 F_CTRL와, 제 2교정 제어신호 S_CTRL의 차를 감산하여 인에이블 버퍼(114)에 출력한다.
인에이블 버퍼(114)는 교정회로(113)의 출력을 버퍼링하여 인에이블신호 EN를 출력한다. 여기서, 인에이블 버퍼(114)는 교정 완료신호 CAL_DONE에 대응하여 인에이블신호 EN를 비활성화시키도록 제어할 수 있다.
또한, 선택부(115)는 선택신호 SEL에 대응하여 인에이블 신호 EN와, 테스트 모드신호 TM 중 어느 하나를 선택하여 교정신호 CAL로 출력하게 된다. 선택부(115)는 선택신호 SEL에 대응하여 교정회로(113)의 출력이 아닌 외부의 테스트 모드신호 TM를 통해 교정신호 CAL의 코드값을 제어할 수도 있다.
도 6은 도 4의 선택신호 생성부(120)에 관한 상세 회로도이다.
선택신호 생성부(120)는 복수의 인버터 IV1, IV2와, 노아게이트 NOR1를 포함한다. 여기서, 노아게이트 NOR1는 제 1락신호 F_LOCK와, 인버터 IV1에 의해 반전된 캘리브레이션 모드신호 CAL_MODE를 노아연산한다. 그리고, 인버터 IV2는 노아게이트 NOR1의 출력을 반전하여 선택신호 SEL를 출력한다.
이러한 구성을 갖는 선택신호 생성부(120)는 캘리브레이션 모드신호 CAL_MODE가 하이 레벨인 경우 제 1락신호 F_LOCK의 로직 레벨에 대응하여 선택신호 SEL가 제어된다. 그리고, 선택신호 생성부(120)는 캘리브레이션 모드신호 CAL_MODE가 로우 레벨인 경우 제 1락신호 F_LOCK와 무관하게 선택신호 SEL가 하이 레벨을 유지하게 된다.
즉, 제 1락신호 F_LOCK의 활성화시 선택신호 SEL가 활성화된다. 반면에, 제 2락신호 F_LOCK의 비활성화시 선택신호 SEL가 비활성화된다.
도 7은 도 4의 락 신호 생성부(130)에 관한 상세 회로도이다.
락 신호 생성부(130)는 복수의 플립플롭(131, 132)을 포함한다. 여기서, 플립플롭(131)은 락 신호 LOCK에 대응하여 캘리브레이션 모드신호 CAL_MODE를 플립플롭시켜 제 1 락신호 F_LOCK를 출력한다. 그리고, 플립플롭(132)은 락 신호 LOCK에 대응하여 제 1락신호 F_LOCK를 플립플롭시켜 제 2락 신호 S_LOCK를 출력한다.
이러한 구성을 갖는 락 신호 생성부(130)는 첫 번째 락 신호 LOCK에 동기하여 제 1락신호 F_LOCK를 활성화시킨다. 이후에, 락 신호 생성부(130)는 두 번째 락 신호 LOCK에 동기하여 제 2락 신호 S_LOCK를 활성화시킨다. 즉, 도 2의 첫 번째 락 프로세스에 의해 생성된 신호가 제 1락신호 F_LOCK이고, 도 3의 두 번째 락 프로세스에 의해 생성된 신호가 제 2락신호 S_LOCK가 된다.
예를 들어, 캘리브레이션 모드신호 CAL_MODE가 하이 레벨이고 제 1락신호 F_LOCK가 로우 레벨인 경우 선택신호 SEL가 로우 레벨이 된다. 이후에, 첫 번째 락 과정에서 캘리브레이션 모드신호 CAL_MODE가 하이 레벨인 상태에서 제 1락신호 F_LOCK가 하이 레벨로 천이하게 된다. 그러면, 선택신호 SEL가 하이 레벨이 되어 지연고정루프 DLL가 리셋된다.
이후에, 두 번째 락 과정에서 제 2락신호 S_LOCK가 하이 레벨이 되면 교정 완료신호 CAL_DONE가 활성화되기 이전까지 캘리브레이션 동작을 수행하게 된다.
도 8은 도 4의 종료신호 생성부(140)에 관한 상세 회로도이다.
종료신호 생성부(140)는 복수의 플립플롭(141~144)를 포함한다.
플립플롭(141)은 기준클록 REF_CK에 대응하여 제 2락신호 S_LOCK를 플립플롭시킨다. 그리고, 플립플롭(142)은 기준클록 REF_CK에 대응하여 플립플롭(141)의 출력을 플립플롭시킨다. 그리고, 플립플롭(143)은 기준클록 REF_CK에 대응하여 플립플롭(142)의 출력을 플립플롭시킨다. 또한, 플립플롭(144)은 기준클록 REF_CK에 대응하여 플립플롭(143)의 출력을 플립플롭시켜 교정 완료신호 CAL_DONE를 출력한다.
이러한 구성을 갖는 종료신호 생성부(140)는 기준클록 REF_CK에 동기하여 제 2락 신호 S_LOCK를 순차적으로 플립플롭시켜 교정 완료신호 CAL_DONE를 출력한다.
도 9는 도 4의 리셋신호 생성부(150)에 관한 상세 회로도이다.
리셋신호 생성부(150)는 복수의 인버터 IV3~IV8와, 복수의 낸드게이트 ND1, ND2를 포함한다.
여기서, 복수의 인버터 IV3~IV7는 제 1락신호 F_LOCK를 비반전 지연한다. 그리고, 낸드게이트 ND1는 제 1락신호 F_LOCK와 인버터 IV7의 출력을 낸드연산한다. 그리고, 낸드게이트 ND2는 낸드게이트 ND1의 출력과 리셋신호 RSTB를 낸드연산한다. 인버터 IV8는 낸드게이트 ND2의 출력을 반전하여 리셋신호 DLL_RSTB를 출력한다.
이러한 구성을 갖는 리셋신호 생성부(150)는 제 1락 신호 F_LOCK가 인가되고 일정시간이 지난 이후에 리셋 신호 RSTB가 활성화되면 지연고정루프 DLL의 제어부(220)를 리셋시키기 위한 리셋신호 DLL_RSTB를 활성화시킨다.
도 10은 본 발명의 실시예에 따른 지연 제어 장치의 동작 타이밍도이다.
먼저, 패드 P1를 통해 클록 CK이 입력되면, 입력버퍼 RX는 클록 CK을 버퍼링하여 일정 주기로 토글링되는 기준클록 REF_CK이 생성된다.
이후에, 캘리브레이션 모드신호 CAL_MODE가 하이 레벨로 활성화되면 캘리브레이션 모드로 진입한다. 그러면, 첫 번째 락 신호 LOCK의 활성화시 제 1락 신호 F_LOCK가 하이 레벨로 활성화된다. 제 1락 신호 F_LOCK가 하이 레벨로 활성화되면 선택신호 생성부(120)에 의해 선택신호 SEL가 하이 레벨로 활성화된다.
또한, 제 1락 신호 F_LOCK가 활성화되면 래치(111)는 제어신호 CTRL를 래치하여 제 1교정 제어신호 F_CTRL로 출력한다. 예를 들어, 첫 번째 락 동작시 제어신호 CTRL가 "0100"의 코드값을 갖는 신호인 경우 래치(111)는 제어신호 CTRL을 래치하여 "0100"의 코드값을 갖는 제 1교정 제어신호 F_CTRL를 출력한다.
이때, 리셋신호 RSTB가 로우 레벨로 활성화되면 리셋신호 DLL_RSTB 신호가 로우 레벨로 활성화되어 제어부(220)가 리셋 상태가 된다.
이후에, 두 번째 락 신호 LOCK의 활성화시 제 2락 신호 S_LOCK가 하이 레벨로 활성화된다. 제 2락 신호 S_LOCK가 활성화되면 래치(112)는 제어신호 CTRL를 래치하여 제 2교정 제어신호 S_CTRL로 출력한다. 예를 들어, 두 번째 락 동작시 제어신호 CTRL가 "0110"의 코드값을 갖는 신호인 경우 래치(112)는 제어신호 CTRL을 래치하여 "0110"의 코드값을 갖는 제 2교정 제어신호 S_CTRL를 출력한다.
다음에, 제 2교정 제어신호 S_CTRL가 활성화된 이후에 플립플롭(141~144)의 지연 시간이 지나면, 교정 완료신호 CAL_DONE가 하이 레벨로 활성화된다. 그러면, 인에이블 버퍼(114)가 인에이블신호 EN를 활성화시킨다.
인에이블신호 EN의 활성화시 교정신호 생성부(110)의 교정 회로(113)는 첫 번째 코드값 "0100"과 두 번째 코드값 "0110"의 차를 감산하여 "0010"의 코드신호를 출력한다. 그러면, 교정신호 생성부(110)에서 레플리카 지연부(250)에 "0010"의 코드값을 갖는 교정신호 CAL가 출력된다.
즉, 교정신호 생성부(110)는 첫 번째 락 루프에서 검출된 지연 코드값과 두 번째 락 루프에서 검출된 지연 코드값을 비교하여 그 차이값을 검출하게 된다. 그리고, 교정 완료신호 CAL_DONE의 활성화시 레플리카 지연부(250)에 교정신호 CAL를 출력하여 지연 시간을 보상하게 된다.
도 11은 본 발명의 실시예에 따른 지연 제어 장치에서 버퍼의 위치를 설명하기 위한 도면이다.
본 발명의 실시예에 따른 위상 검출기(210)는 리얼 클록 경로 지연부(300)를 거친 피드백 클럭 FB_CK과 입력버퍼 RX를 거친 기준클록 REF_CK을 비교한다. 패드 P1, P3의 위치가 지연고정루프 DLL가 멀리 배치되어 있는 경우, 지연 라인에 로드가 발생할 수 있다.
이로 인하여 입력버퍼 RX의 피드백 클럭 FB_CK과 기준클록 REF_CK 간의 지연 시간이 커지게 된다. 이를 위해, 본 발명의 실시예에서는 클록 CK이 입력되는 패드 P1와, 클록 CKB이 입력되는 패드 P3가 지연고정루프 DLL과 인접하게 배치되어야 한다.
마찬가지로, 본 발명의 실시예에서는 출력 버퍼 TX와, 데이터 스트로브신호 DQS를 출력하기 위한 패드 P2오, 데이터 스트로브신호 DQSB를 출력하기 위한 패드 P4 및 데이터 DQ를 출력하기 위한 패드 Pn가 지연고정루프 DLL에 인접하게 배치되어야 한다.
리얼 클록 경로 지연부(300)는 지연고정루프 DLL와 라인 LINE1을 통해 연결된다. 리얼 클록 경로 지연부(300)에서 출력된 신호는 출력 버퍼 TX를 거쳐 패드 P2에 출력된다.
그리고, 리얼 클록 경로 지연부(300)에서 출력된 신호는 지연고정루프 DLL의 선택부(260)에도 입력된다. 이때, 리얼 클록 경로 지연부(300)의 출력단과 지연고정루프 DLL 사이의 거리(D1)가 짧을수록 리얼 클록 경로 지연부(300)와 레플리카 지연부(250)와의 지연차가 줄어들게 된다. 이에 따라, 본 발명의 실시예는 출력 버퍼 TX의 위치가 지연고정루프 DLL와 인접하게 배치된다.
본 발명의 실시예가 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 실시예에 따른 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 기준클록과 피드백 클록을 비교하여 지연라인의 지연 시간을 조정하고, 교정신호에 대응하여 레플리카 지연부의 지연시간을 보상하는 지연고정루프;
    상기 지연고정루프의 출력을 지연하는 리얼 클록 경로 지연부; 및
    상기 레플리카 지연부의 지연 시간과 상기 리얼 클록 경로 지연부의 지연시간 차를 반영하여 선택신호 및 상기 교정신호를 생성하는 제어신호 생성부를 포함하고,
    상기 레플리카 지연부는 상기 리얼 클록 경로 지연부를 모사하고, 상기 교정신호에 응답하여 상기 지연 시간을 조정하며,
    상기 지연라인의 출력 신호는 상기 선택신호에 기초하여 상기 리얼 클록 경로 지연부로 출력되거나 상기 레플리카 지연부로 출력되는 지연 제어 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 지연고정루프는
    제어신호에 대응하여 상기 기준클록을 지연하는 상기 지연라인;
    상기 교정신호에 대응하여 상기 지연시간이 조정되는 상기 레플리카 지연부;
    상기 선택신호에 대응하여 상기 리얼 클록 경로 지연부를 거치는 경로를 선택하거나 상기 레플리카 지연부를 거치는 경로를 선택하는 선택부;
    상기 선택부를 거친 상기 피드백 클록과 상기 기준클록을 비교하는 위상 검출기; 및
    상기 위상검출기의 출력에 대응하여 상기 제어신호와 락 신호를 출력하는 제어부를 포함하는 것을 특징으로 하는 지연 제어 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서, 상기 지연고정루프는
    상기 지연라인의 출력을 버퍼링하는 제 1버퍼;
    상기 피드백 클록을 버퍼링하여 상기 위상 검출기에 출력하는 제 2버퍼; 및
    상기 제 1버퍼의 출력을 지연하여 상기 레플리카 지연부에 출력하는 제 1지연부를 더 포함하는 것을 특징으로 하는 지연 제어 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 선택부는
    상기 선택신호에 대응하여 상기 지연라인의 출력을 상기 리얼 클록 경로 지연부에 출력하거나 상기 레플리카 지연부에 출력하는 제 1선택부; 및
    상기 선택신호에 대응하여 상기 리얼 클록 경로 지연부의 출력을 선택하여 상기 제 2버퍼에 출력하거나 상기 레플리카 지연부의 출력을 상기 제 2버퍼에 출력하는 제 2선택부를 더 포함하는 것을 특징으로 하는 지연 제어 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    클록이 입력되는 제 1패드;
    상기 제 1패드로부터 인가되는 클록을 버퍼링하여 상기 기준클록을 생성하는 입력버퍼;
    상기 리얼 클록 경로 지연부의 출력을 지연하는 제 2지연부;
    상기 제 2지연부의 출력을 버퍼링하는 출력버퍼; 및
    상기 출력버퍼를 통해 데이터 스트로브신호를 출력하는 제 2패드를 더 포함하는 것을 특징으로 하는 지연 제어 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 제 1패드와 상기 입력버퍼와, 상기 출력버퍼 및 상기 제 2패드는 상기 지연고정루프와 인접하게 배치되는 것을 특징으로 하는 지연 제어 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제어신호 생성부는
    첫 번째 락 동작시 상기 클록 경로 지연부를 거치는 제 1락신호에 대응하는 지연 시간과 두 번째 락 동작시 상기 레플리카 지연부를 거치는 제 2락신호의 지연 차를 검출하여 상기 교정신호를 제어하는 것을 특징으로 하는 지연 제어 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서, 상기 제어신호 생성부는
    락 신호에 대응하여 제어신호를 래치하고 상기 레플리카 지연부의 지연 시간과 상기 리얼 클록 경로 지연부의 지연시간 차에 대응하여 상기 교정신호를 생성하는 교정신호 생성부를 포함하는 것을 특징으로 하는 지연 제어 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 교정신호 생성부는
    제 1락 신호에 대응하여 상기 제어신호를 래치하고 제 1교정 제어신호를 출력하는 제 1래치;
    제 2락 신호에 대응하여 상기 제어신호를 래치하고 제 2교정 제어신호를 출력하는 제 2래치;
    상기 제 1교정 제어신호와 상기 제 2교정 제어신호에 대응하여 상기 지연시간 차를 검출하는 교정회로; 및
    교정 완료신호에 대응하여 상기 교정회로의 출력을 버퍼링하여 상기 교정신호를 출력하는 인에이블 버퍼를 포함하는 것을 특징으로 하는 지연 제어 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제 1락 신호와 상기 제 2락 신호는 일정 시간차를 두고 활성화되는 것을 특징으로 하는 지연 제어 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 교정신호 생성부는
    상기 선택신호에 대응하여 상기 인에이블 버퍼의 출력 또는 테스트 모드신호 중 어느 하나는 선택하여 상기 교정신호로 출력하는 제 3선택부를 더 포함하는 것을 특징으로 하는 지연 제어 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 교정회로는 감산기를 포함하는 것을 특징으로 하는 지연 제어 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 제어신호 생성부는
    캘리브레이션 모드신호의 활성화시 상기 제 1락 신호에 대응하여 상기 선택신호를 제어하는 선택신호 생성부;
    상기 캘리브레이션 모드신호의 활성화시 상기 락 신호를 플립플롭 시켜 상기 제 1락 신호와 상기 제 2락 신호를 순차적으로 출력하는 락 신호 생성부;
    상기 기준클록에 대응하여 상기 제 2락 신호를 플립플롭시켜 상기 교정 완료신호를 생성하는 종료신호 생성부; 및
    상기 제 1락 신호와 제 1리셋신호에 대응하여 상기 지연고정루프를 리셋시키기 위한 제 2리셋신호를 생성하는 리셋신호 생성부를 더 포함하는 것을 특징으로 하는 지연 제어 장치.
  14. 제어신호에 대응하여 기준클록을 지연하고 상기 기준클록과 피드백 클록을 비교하여 지연라인의 지연 시간을 조정하기 위한 상기 제어신호를 생성하는 제 1지연 경로;
    선택신호가 제 1로직 레벨인 경우 제 1클록 경로 지연부를 선택하고 상기 제 1지연 경로의 출력을 지연하여 상기 피드백 클록을 생성하는 제 2지연 경로; 및
    상기 선택신호가 제 2로직 레벨인 경우 제 2클록 경로 지연부를 선택하여 상기 제 1지연 경로의 출력을 버퍼링하여 지연하고, 교정신호에 대응하여 지연시간을 보상하여 상기 피드백 클록을 출력하는 제 3지연 경로를 포함하는 것을 특징으로 하는 지연 제어 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서, 상기 제 1지연 경로는
    상기 제어신호에 대응하여 상기 기준클록을 지연하는 지연라인;
    상기 피드백 클록과 상기 기준클록을 비교하는 위상 검출기; 및
    상기 위상검출기의 출력에 대응하여 상기 제어신호를 출력하는 제어부를 포함하는 것을 특징으로 하는 지연 제어 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서, 상기 제2 지연 경로는
    상기 선택신호에 대응하여 상기 제1 클록 경로 지연부를 거치는 경로를 선택하는 제1선택부; 및
    상기 제1선택부의 출력을 지연하는 상기 제1 클록 경로 지연부를 포함하는 것을 특징으로 하는 지연 제어 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서, 상기 제 3지연 경로는
    상기 제 1지연 경로의 출력을 버퍼링하는 제 1버퍼;
    상기 제 1버퍼의 출력을 지연하는 지연부;
    상기 제 1클록 경로 지연부를 모사하고, 상기 교정신호에 대응하여 지연시간이 조정되는 상기 제 2클록 경로 지연부; 및
    상기 선택신호에 대응하여 상기 제 2클록 경로 지연부를 거치는 경로를 선택하는 제 2선택부; 및
    상기 제 2선택부의 출력을 버퍼링하여 상기 피드백 클록을 생성하는 제 2버퍼를 포함하는 것을 특징으로 하는 지연 제어 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 제 1클록 경로 지연부의 지연 시간과 상기 제 2클록 경로 지연부의 지연시간 차를 반영하여 상기 교정신호를 생성하는 제어신호 생성부를 더 포함하는 것을 특징으로 하는 지연 제어 장치.
  19. 기준클록을 지연하는 단계;
    상기 기준클록과 피드백 클록을 비교하여 지연라인의 지연 시간을 조정하는 단계;
    선택신호에 기초하여 제1 클록 경로 지연부를 선택하는 단계;
    상기 제 1클록 경로 지연부를 선택하여 상기 지연라인의 출력을 지연하고 제 1지연시간에 대응하는 상기 피드백 클록 및 제 1락신호를 생성하는 단계;
    상기 선택신호에 기초하여 제2 클록 경로 지연부를 선택하는 단계;
    상기 제 2클록 경로 지연부를 선택하여 상기 지연라인의 출력을 지연하고 제 2지연시간에 대응하는 제 2락신호를 생성하되, 교정신호에 대응하여 상기 제 2클록 경로 지연부를 포함하는 레플리카 지연부의 지연시간이 보상되는 단계; 및
    상기 제 1지연시간과 상기 제 2지연시간의 지연시간 차를 반영하여 상기 교정신호를 생성하는 단계를 포함하고,
    상기 지연라인의 출력신호는 상기 선택신호에 기초하여 상기 제1 클록 경로 지연부로 출력되거나 상기 제2 클록 경로 지연부로 출력되는 지연 제어 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서,
    첫 번째 락 동작시 상기 제 1클록 경로 지연부를 거치는 상기 제 1락신호에 대응하여 상기 제 1지연시간을 검출하는 단계; 및
    두 번째 락 동작시 상기 제 2클록 경로 지연부를 거치는 상기 제 2락신호에 대응하여 상기 제 2지연시간을 검출하는 단계를 더 포함하는 것을 특징으로 하는 지연 제어 방법.
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