CN115268247B - 一种数模混合的高精度建立保持时间测量电路及其实现方法 - Google Patents
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Abstract
本发明公开了一种数模混合的高精度建立和保持时间测量电路及其实现方法，该电路包括：PLL校准周期产生模块，产生校准时的标准时间延迟；模式选择电路，在校准控制信号的控制下选择校准状态和测试状态时延时模块的基准参考输入信号；延时模块，在测试和校准时产生第一动态信号和第二动态信号，并于测试时经多重校准环节模块传输至SRAM模块作为数据输入和时钟输入，而于校准时经多重校准环节模块传输至输出端口；多重校准环节模块，在校准时在信道选择信号和路径选择信号的控制下使第一至第二校准信号经延时模块延时后通过校准D触发器进行检测输出，而于测试时将第一和第二动态信号传输至SRAM模块的输入端口；以及SRAM模块。
Description
技术领域
本发明涉及电路设计技术领域，特别是涉及一种数模混合的高精度建立保持时间测量电路及其实现方法。
背景技术
在集成电路设计领域，Setup/hold time特性对同步电路而言是一项非常重要的参数。在数字电路设计的过程中往往需要包含存储器,组合逻辑电路以及一些时序逻辑，为了保证各个部分在一起工作的时候能够稳定地配合实现设计好的功能，需要在设计的时候保证每一个模块的运行都符合建立时间与保持时间的要求。Setup/hold time的性能在很大程度上限定了电路工作的最高频率。但是由于其数值非常之小，测试机的测量精度或者是测量路径上的一些差异就很容易导致测量结果的错误，所以很难测量。
目前国内外有很多团队在对建立和保持时间特性进行研究，其测量电路的设计主要有两种方式：
全模拟设计：是根据数据输入和时钟信号之间的时间关系进行判断；
全数字设计：一般使用延迟锁定环(DLL)生成设置时钟和保持时钟用来测试建立时间。
上述两种方式的优缺点比较如下：
| 模式 | 优点 | 缺点 |
| 全模拟设计 | 测量精度高 | 工艺平台的可移植性较差 |
| 全数字设计 | 可移植性好 | 测试精度相对较差 |
时间测量电路的关键问题在于：最小测量单元很难做小并且保持均匀和稳定；存在系统误差会影响测量电路的准确性；校准电路的时钟周期需要稳定和准确。
保证测量结果的准确性，需要通过设计专门的测试电路。
当前也有人利用全数字的方法设计了的建立/保持时间(Setup/hold time)测量电路，其提出了一种基于单元的电路方案去测量特定存储模块的建立/保持时间以及访问时间，对于建立/保持时间测量，其将问题建立了成一个逐次逼近的过程去逐渐接近最小建立时间和确保数据正确所需的最短保留时间并保证锁存驱动SRAM的输入信号；对于每个输出数据位，他们首先将其转换为脉冲宽度，然后将其用时间数字转换方式收缩脉冲时间将其转换为数字代码。该方法基于单元结构的时间-脉冲宽度转换器测量建立/保持时间(Setup/hold time)测量电路，具有很高的分辨率，并用简单的结构使得传统的TDC记录了最坏情况下访问整个内建自测BIST(Built-in Self Test)的访问时间，此外，他们还提出了测量电路的校准方案，为了测量建立/保持时间，该方案还合并了一个基于环形振荡的结构。
现有技术由于采用逐次逼近，测试速度比较慢。
随着国内集成电路产业的兴起和高阶制程的不断发展，对电路的性能要求也不断提高，在这样的背景下，研究电路的建立/保持时间(Setup/hold time)特性不论是对集成电路设计还是制造而言都具有一定的指导意义。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种数模混合的高精度建立保持时间测量电路及其实现方法，通过使用MOS的栅极电容负载作为最小测量单元的延时，使用频率高且抖动小的PLL锁相频率输出作为校准时钟源，实现了一种数模混合的高精度建立保持时间测量电路，校准范围覆盖整个测量电路。
为达上述及其它目的，本发明提出一种数模混合的高精度建立和保持时间测量电路，包括：
PLL校准周期产生模块，用于产生校准时的标准时间延迟以便后续进行准确测试；
模式选择电路，用于在校准控制信号CAL的控制下选择校准状态和测试状态时延时模块的基准参考输入信号，以于校准时选择PLL校准周期产生模块产生的上升沿作为延时模块的基准参考输入，而于测试时选择外部时钟CLK作为延时模块的基准参考输入；
延时模块，用于在粗调控制信号CSEL[5:0]与精调控制信号FSEL[3:0]的控制下在测试和校准时产生具有特定延迟的第一动态信号OUTA和第二动态信号OUTB，并于测试时经多重校准环节模块传输至SRAM模块作为SRAM模块的数据输入和时钟CLK输入，而于校准时经多重校准环节模块传输至输出端口进行输出和记录系统误差；
多重校准环节模块，用于在校准时在信道选择信号SEL_CH[3:0]和路径选择信号Path的控制下使PLL校准周期产生模块产生的第一至第二校准信号Output1～Output2经过延时模块延时后在SRAM模块的输入端口前通过校准D触发器进行检测输出，从而将系统误差更加精确地排除，而于测试时在信道选择信号SEL_CH[3:0]和路径选择信号Path的控制下将延时模块产生的第一动态信号OUTA、第二动态信号OUTB以及地址ADDR[3:0]、输入数据DI[3:0]、写入控制信号WE、读出控制信号ME和外部时钟CLK传输至SRAM模块的输入端口以完成指定操作，并记录数据变化以获得完成指定操作时某信号的建立/保持时间；以及
SRAM模块。
优选地，所述PLL校准周期产生模块通过利用锁相环产生一个稳定的频率信号，然后通过D触发器组成的电路取到两个时间差为一个PLL周期的上升沿用于后续较准使用。
优选地，所述PLL校准周期产生模块包括锁相环、除法器和第一至第三D触发器，锁相环复位信号RESET_PLL连接至所述锁相环的锁相环复位端，复位信号RESET连接至第一至第三D触发器的复位端，第一分频数M_PLL[1:0]、第二分频数N_PLL和锁相环参考频率CLK_PLL连接至所述锁相环的相应输入端，所述锁相环的一路输出经分频器分频后作为锁相频率输出PLL_OUT连接至外部仪器，锁相环的另一路输出连接至D触发器DFF1～3的第一数据输入端，第一D触发器的第二数据输入端接高电平，第一D触发器的输出连接至第二D触发器的第二数据输入端，第二D触发器的输出即第一校准信号Output1连接至第三D触发器的第二数据输入端，第三D触发器的输出即第二校准信号Output2，第一校准信号Output1和第二校准信号Output2连接至所述模式选择电路的第一和第二数据输入端。
优选地，外部时钟CLK连接至所述模式选择电路的第三数据输入端，校准控制信号CAL连接至所述模式选择电路的控制输入端，所述模式选择电路的输出端连接至所述延时模块的基准参考输入端。
优选地，粗调控制信号CSEL[5:0]与精调控制信号FSEL[3:0]分别连接至所述延时模块的粗调控制输入端和精调控制输入端，所述延时模块输出的具有特定延迟的第一动态信号OUTA和第二动态信号OUTB连接至所述多重校准环节模块第一选择模块的数据输入端，路径选择信号Path连接至所述第一选择模块的控制输入端。
优选地，所述多重校准环节模块包括第一选择模块、第二选择模块和第四至第八校准D触发器，路径选择信号Path连接至第一选择模块的控制输入端，第一选择模块的第一输出和第二输出连接至第二选择模块的第一和第二数据输入端，地址ADDR[3:0]、输入数据DI[3:0]、写入控制信号WE、读出控制信号ME和外部时钟CLK连接至第二选择模块的第三和第七数据输入端，信道选择信号SEL_CH[3:0]连接至第二选择模块的控制输入端，第二选择模块的第一至第五输出端分别连接至SRAM模块的数据输入和时钟CLK输入端，经第二选择模块选择后，所述第一选择模块的第一输出和第二输出之一连接所述SRAM模块的时钟CLK输入端CLK1，而另一则连接SRAM模块的ADDR/DI/WE/ME之一；第一动态信号OUTA和第二动态信号OUTB连接至第四校准D触发器的数据输入端，时钟CLK输入端CLK1连接至第五至第八校准D触发器的第一数据输入端，信号ADDR1[3:0]、DI1[3:0]、WE1、ME1分别连接至第五至第八校准D触发器的第二数据输入端，第四至第八校准D触发器的输出Q_CAP[2:0]连接至外部仪器。
优选地，所述延时模块包括多个延时单元、多个缓冲器和多个多路选择器，粗调控制信号CSEL[5:0]经译码后连接至多路选择器的控制端，多个延时单元依次级联，所述模式选择电路的一路输出作为第一延时单元的输入，上一延时单元的输出作为下一延时单元的输入，每个延时单元的输出还连接缓冲器的输入端，多个缓冲器的输出两两组合作为第一级多路选择器的输入，第一级多路选择器的输出再两两组合作为下一级多路选择器的输入端，…，直至得到一路输出信号即第一动态信号OUTA，所述模式选择电路的另一路经处理后作为第二动态信号OUTB。
优选地，每个延时单元包含精调电路，所述精调电路包括两个反相器、多个选择开关和多个MOS电容，精调控制信号FSEL[3:0]经译码后连接至选择开关的控制端即栅极，两个反相器级联连接，选择开关一端即MOS开关管的源极接反相器的输出端和另一反相器的输入端，选择开关另一端即MOS开关管的漏极接MOS电容的一端即栅极，MOS电容的另一端即源极和漏极接地。
为达到上述目的，本发明还提供一种数模混合的高精度建立保持时间测量电路的实现方法，包括如下步骤：
步骤S1，在校准过程中，将PLL校准周期产生模块以精准的参考频率CLK_PLL为基准，采用锁相环PLL的锁相频率输出作为精准的时钟源，设置第一分频数M_PLL和第二分频数N_PLL使其工作在特定频率下，待锁相环PLL电路工作稳定后通过D触发器组合取到其中的两个相邻周期的上升沿作为第一校准信号和第二校准信号作为整个测试电路系统校准的时差基准；
步骤S2，通过设置粗调控制信号CSEL和精调控制信号FSEL将延时模块调整到特定的档位后，在不同的输出位置点通过多重较准环节的校准D触发器输出端口即可检验到变化的信号响应，记录此时的档位和时钟即参考频率CLK_PLL的频率值；
步骤S3，调整第一分频数M_PLL和第二分频数N_PLL的设置产生两组不同的PLL频率，组成的二元一次方程组即可获得延时模块的单位延迟时间。
优选地，所述方法还包括：
在测试过程中，关闭PLL校准周期产生模块的信号输出端口，选择外部时钟CLK作为延时模块的基准参考时钟；
外部时钟CLK在经过延时模块前被模式选择电路分成相同的两路信号，通过设置粗调控制信号CSEL和精调控制信号FSEL设定延时模块的档位即可将一路参考时钟产生一个特定的时延以与另一路参考时钟产生特定的时间差；
将两个具有特定时间差的参考时钟通过所述多重较准环节的第一选择模块和第二选择模块输入到SRAM模块的输入端，其一连接ADDR/DI/WE/ME其中一个，另一信号则连接SRAM模块的时钟CLK信号输入端口，当其中两个端口由这两路输入时，其他端口的输入信号通过外部设置正常输入；
调整所述延时模块的延时时间，通过观察SRAM模块的输出端口Q的输出信号是否发生变化即可获得其建立和保持时间。
与现有技术相比，本发明一种数模混合的高精度建立保持时间测量电路及其实现方法，通过使用MOS的栅极电容负载作为最小测量单元的延时，使用频率高且抖动小的PLL锁相频率输出作为校准时钟源，实现了一种数模混合的高精度建立保持时间测量电路，校准范围覆盖整个测量电路，本发明经流片验证芯片各项功能正常，能够进行校准和测量。
附图说明
图1为本发明一种数模混合的高精度建立和保持时间测量电路的电路结构图；
图2为本发明具体实施例中PLL校准周期产生模块(PCPM)10的结构示意图；
图3为本发明具体实施例中延时模块的粗调电路的电路结构图；
图4为本发明具体实施例中精调电路的电路结构图；
图5为本发明一种数模混合的高精度建立保持时间测量电路的实现方法的步骤流程图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图1为本发明一种数模混合的高精度建立和保持时间测量电路的电路结构图。如图1所示，本发明一种数模混合的高精度建立和保持时间测量电路，包括PLL校准周期产生模块(PCPM)10、模式选择电路(MODE)20、延时模块(Delay Module)30、多重校准环节模块40和SRAM模块50。
其中，PLL校准周期产生模块(PCPM)10，用于产生校准时的标准时间延迟以便于后续进行准确测试，其原理主要是使用PLL产生一个稳定的频率信号，然后通过D触发器组成的电路取到两个时间差为一个PLL周期的上升沿即output1和output2的上升沿用于后续较准使用；模式选择电路(MODE)20，用于在校准控制信号CAL的控制下选择校准状态和测试状态时延时模块(Delay Module)30的基准参考输入信号，以于校准时选择PLL校准周期产生模块(PCPM)10产生的上升沿作为延时模块(Delay Module)30的基准参考输入，而于测试时选择外部时钟CLK作为延时模块(Delay Module)30的基准参考输入；延时模块(DelayModule)30为整个测试电路中最为核心的模块，其设计也最为精确，用于粗调控制信号CSEL[5:0]与精调控制信号FSEL[3:0]的控制下在测试和校准时产生具有特定延迟的第一动态信号OUTA和第二动态信号OUTB，并于测试时经多重校准环节模块40传输至SRAM模块50作为SRAM模块50的数据输入和时钟CLK输入，而于校准时经多重校准环节模块40传输至输出端口进行输出和记录系统误差，其精度直接决定了整个测试电路设计的绝大部分精度；多重校准环节模块40由第一选择模块MCM1、第二选择模块MCM2和多个校准D触发器DFF4～8组成，其需要PLL校准周期产生模块(PCPM)10与延时模块(Delay Module)30结合并与SRAM模块50配合在一起才能发挥作用，用于在校准时在信道选择信号SEL_CH[3:0]和路径选择信号Path的控制下使PLL校准周期产生模块(PCPM)10产生的第一至第二校准信号Output1～Output2经过延时模块(Delay Module)30延时后在SRAM模块50的输入端口前通过校准D触发器DFF4～8进行检测输出，从而将系统误差更加精确地排除，而于测试时在信道选择信号SEL_CH[3:0]和路径选择信号Path的控制下将延时模块(Delay Module)30产生的第一动态信号OUTA、第二动态信号OUTB以及地址ADDR[3:0]、输入数据DI[3:0]、写入控制信号WE、读出控制信号ME和外部时钟CLK传输至SRAM模块50的输入端口以完成指定操作，并记录数据变化以获得完成指定操作时某信号的建立/保持时间(Setup/hold time)；SRAM模块50为待测设备，使用已有的电路设计，用于执行指定操作，在测试时，通过设置各控制信号将已校准好的其他模块的输出信号输出到SRAM模块50的相应端口，在SRAM模块50的输出端口观测信号变化情况即可以判断输入的信号是否满足最小建立时间和保持时间的要求。
锁相环复位信号RESET_PLL连接至PLL校准周期产生模块(PCPM)10的锁相环复位端和校准D触发器DFF4的复位端，复位信号RESET连接至PLL校准周期产生模块(PCPM)10的复位端，第一分频数M_PLL[1:0]、第二分频数N_PLL和锁相环参考频率CLK_PLL连接至PLL校准周期产生模块(PCPM)10的相应输入端，PLL校准周期产生模块(PCPM)10的锁相频率输出端PLL_OUT连接外部仪器，PLL校准周期产生模块(PCPM)10输出的第一校准信号Output1和第二校准信号Output2连接至模式选择电路(MODE)20的第一和第二数据输入端；
外部时钟CLK连接至模式选择电路(MODE)20的第三数据输入端，校准控制信号CAL连接至模式选择电路(MODE)20的控制输入端，模式选择电路(MODE)20的输出端连接至延时模块(Delay Module)30的基准参考输入端；
粗调控制信号CSEL[5:0]与精调控制信号FSEL[3:0]分别连接至延时模块(DelayModule)30的粗调控制输入端和精调控制输入端，延时模块(Delay Module)30输出的具有特定延迟的第一动态信号OUTA和第二动态信号OUTB连接至第一选择模块MCM1的数据输入端，路径选择信号Path连接至第一选择模块MCM1的控制输入端，第一选择模块MCM1的第一输出OUTA1和第二输出OUTB1连接至第二选择模块MCM2的第一和第二数据输入端；
地址ADDR[3:0]、输入数据DI[3:0]、写入控制信号WE、读出控制信号ME和外部时钟CLK连接至第二选择模块MCM2的第三和第七数据输入端，信道选择信号SEL_CH[3:0]连接至第二选择模块MCM2的控制输入端，第二选择模块MCM2的第一至第五输出端分别连接至SRAM模块50的数据输入和时钟CLK输入端，特别地，经第二选择模块MCM2选择后，第一输出OUTA1和第二输出OUTB1之一连接SRAM模块50的时钟CLK输入端CLK1，而另一则连接SRAM模块50的ADDR/DI/WE/ME之一即ADDR1[3:0]、DI1[3:0]、WE1、ME1之一；
第一动态信号OUTA和第二动态信号OUTB还连接至校准D触发器DFF4的数据输入端，时钟CLK输入端CLK1还连接至校准D触发器DFF5～8的第一数据输入端，ADDR1[3:0]、DI1[3:0]、WE1、ME1分别连接至校准D触发器DFF5～8的第二数据输入端，校准D触发器DFF4～8的输出Q_CAP[2:0]连接至外部仪器，不失一般性，ADDR1[3:0]、DI1[3:0]选取某一位进行测试即可；
测试控制信号TEST1连接至SRAM模块50的控制端，SRAM模块50的输出Q[3:0]连接至外部仪器。
图2为本发明具体实施例中PLL校准周期产生模块(PCPM)10的结构示意图。在本发明具体实施例中，PLL校准周期产生模块(PCPM)10由锁相环PLL、除法器和多个D触发器DFF1～3组成，锁相环复位信号RESET_PLL连接至锁相环PLL的锁相环复位端，复位信号RESET连接至D触发器DFF1～3的复位端，第一分频数M_PLL[1:0]、第二分频数N_PLL和锁相环参考频率CLK_PLL连接至锁相环PLL的相应输入端，锁相环PLL的一路输出经64分频器(64Devider)分频后作为锁相频率输出PLL_OUT连接至外部仪器，锁相环PLL的另一路输出连接至D触发器DFF1～3的第一数据输入端，D触发器DFF1的第二数据输入端接高电平“1”，D触发器DFF1的输出连接至D触发器DFF2的第二数据输入端，D触发器DFF2的输出即第一校准信号Output1连接至D触发器DFF3的第二数据输入端，D触发器DFF3的输出即第二校准信号Output2，第一校准信号Output1和第二校准信号Output2连接至模式选择电路(MODE)20的第一和第二数据输入端；
图3为本发明具体实施例中延时模块的电路结构图。如图3所示，延时模块为包括粗调电路，该粗调电路由多个延时单元DL1～DLNc、多个缓冲器Buf1～BufNc和多个多路选择器Mu1～MuNM组成，粗调控制信号CSEL[5:0]经译码后连接至多路选择器Mu1～MuNM的控制端，多个延时单元依次级联，模式选择电路(MODE)20的一路输出作为第一延时单元的输入，上一延时单元的输出作为下一延时单元的输入，每个延时单元的输出还连接缓冲器的输入端，多个缓冲器的输出两两组合作为第一级多路选择器的输入，第一级多路选择器的输出再两两组合作为下一级多路选择器的输入端，……，直至得到一路输出信号即第一动态信号OUTA，模式选择电路(MODE)20的另一路经处理(可以仅缓冲输出或某一固定延时后输出)后作为第二动态信号OUTB；
在本发明具体实施例中，每个延时单元的精调电路结构相同，如图4所示精调电路由两个反相器INVc1-INVc2、多个选择开关Pcf和多个MOS电容Ccf组成，c为1至Nc，Nc为延时单元个数，f为1至Nf，Nf为精调电容个数，精调控制信号FSEL[3:0]经译码后连接至选择开关Pcf的控制端即栅极，两个反相器级联连接，选择开关一端即MOS开关管的源极接第一反相器的输出端和第二反相器的输入端，选择开关另一端即MOS开关管的漏极接MOS电容的一端即栅极，MOS电容的另一端即源极和漏极接地。
在整个系统中各个模块互相配合完成自身系统的校准功能和实现精确测量的目的。
在整个电路的工作过程中(校准状态)，PLL校准周期产生模块(PCPM)10以精准的参考频率CLK_PLL为基准，采用锁相环PLL的锁相频率输出作为精准的时钟源，设置第一分频数M_PLL和第二分频数N_PLL使其工作在特定频率下，待锁相环PLL电路工作稳定后通过D触发器DFF1～3组合取到其中的两个相邻周期的上升沿作为第一校准信号Output1和第二校准信号Output2作为整个测试电路系统校准的时差基准。通过设置粗调控制信号CSEL和精调控制信号FSEL将延时模块(Delay Module)30调整到特定的档位后，在不同的输出位置点通过多重较准环节40的校准D触发器DFF4～8输出端口即可检验到变化的信号响应，记录此时的档位和时钟即参考频率CLK_PLL的频率值。调整第一分频数M_PLL和第二分频数N_PLL的设置产生两组不同的PLL频率，组成的二元一次方程组即可获得延时模块的单位延迟时间。
在实际进行测试的时候(测试状态)，关闭PLL校准周期产生模块(PCPM)10的信号输出端口，选择外部时钟CLK作为延时模块(Delay Module)30的基准参考时钟。外部时钟CLK在经过延时模块(Delay Module)30前被模式选择电路(MODE)20分成相同的两路信号，通过设置粗调控制信号CSEL和精调控制信号FSEL设定延时模块(Delay Module)30的档位即可将一路参考时钟产生一个特定的时延以与另一路参考时钟产生特定的时间差，然后将两个具有特定时间差的参考时钟通过第一选择模块MCM1和第二选择模块MCM2输入到SRAM模块50的输入端，其一连接ADDR/DI/WE/ME其中一个，另一信号则连接SRAM模块50的时钟CLK信号输入端口，当其中两个端口由这两路输入时，其他端口的输入信号通过外部设置正常输入。调整延时模块(Delay Module)30的延时时间，通过观察SRAM模块50的输出端口Q的输出信号是否发生变化即可获得其建立和保持时间。
本发明经流片验证芯片各项功能正常，并能够进行校准和测量；PCPM模块嵌入的PLL频率测量准确，校准过程实测的精调和粗调档位与仿真值接近；延时模块专门设计的精调结构单元测量精度达到5ps，超过了原10ps的设计目标；本发明的测量电路可以对100ps左右的SRAM建立时间进行准确测量，并且与仿真值接近。
图5为本发明一种数模混合的高精度建立保持时间测量电路的实现方法的步骤流程图。如图5所示，本发明一种数模混合的高精度建立保持时间测量电路的实现方法，包括如下步骤：
步骤S1，在整个电路的工作过程中(校准状态)，将PLL校准周期产生模块(PCPM)以精准的参考频率CLK_PLL为基准，采用锁相环PLL的锁相频率输出作为精准的时钟源，设置第一分频数M_PLL和第二分频数N_PLL使其工作在特定频率下，待锁相环PLL电路工作稳定后通过D触发器DFF1～3组合取到其中的两个相邻周期的上升沿作为第一校准信号Output1和第二校准信号Output2作为整个测试电路系统校准的时差基准。
步骤S2，通过设置粗调控制信号CSEL和精调控制信号FSEL将延时模块(DelayModule)30调整到特定的档位后，在不同的输出位置点通过多重较准环节的校准D触发器DFF4～8输出端口即可检验到变化的信号响应，记录此时的档位和时钟即参考频率CLK_PLL的频率值。
步骤S3，调整第一分频数M_PLL和第二分频数N_PLL的设置产生两组不同的PLL频率，组成的二元一次方程组即可获得延时模块的单位延迟时间。
优选地，本发明一种数模混合的高精度建立保持时间测量电路的实现方法。还包括：
在实际进行测试的时候(测试状态)，关闭PLL校准周期产生模块(PCPM)的信号输出端口，选择外部时钟CLK作为延时模块(Delay Module)的基准参考时钟；
外部时钟CLK在经过延时模块(Delay Module)前被模式选择电路(MODE)分成相同的两路信号，通过设置粗调控制信号CSEL和精调控制信号FSEL设定延时模块(DelayModule)的档位即可将一路参考时钟产生一个特定的时延以与另一路参考时钟产生特定的时间差；
将两个具有特定时间差的参考时钟通过第一选择模块MCM1和第二选择模块MCM2输入到SRAM模块的输入端，其一连接ADDR/DI/WE/ME其中一个，另一信号则连接SRAM模块的时钟CLK信号输入端口，当其中两个端口由这两路输入时，其他端口的输入信号通过外部设置正常输入；
调整延时模块(Delay Module)的延时时间，通过观察SRAM模块的输出端口Q的输出信号是否发生变化即可获得其建立和保持时间。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
Claims (8)
1.一种数模混合的高精度建立和保持时间测量电路，包括：
PLL校准周期产生模块，用于产生校准时的标准时间延迟以便后续进行准确测试；且所述PLL校准周期产生模块包括锁相环、除法器和第一至第三D触发器，锁相环复位信号连接至所述锁相环的锁相环复位端，复位信号连接至第一至第三D触发器的复位端，第一分频数、第二分频数N_PLL和锁相环参考频率连接至所述锁相环的相应输入端，所述锁相环的一路输出经分频器分频后作为锁相频率输出连接至外部仪器，锁相环的另一路输出连接至D触发器的第一数据输入端，第一D触发器的第二数据输入端接高电平，第一D触发器的输出连接至第二D触发器的第二数据输入端，第二D触发器的输出即第一校准信号连接至第三D触发器的第二数据输入端，第三D触发器的输出即第二校准信号，第一校准信号和第二校准信号连接至模式选择电路的第一和第二数据输入端；
模式选择电路，用于在校准控制信号CAL的控制下选择校准状态和测试状态时延时模块的基准参考输入信号，以于校准时选择PLL校准周期产生模块产生的上升沿作为延时模块的基准参考输入，而于测试时选择外部时钟CLK作为延时模块的基准参考输入；
延时模块，用于在粗调控制信号与精调控制信号的控制下在测试和校准时产生具有特定延迟的第一动态信号和第二动态信号，并于测试时经多重校准环节模块传输至SRAM模块作为SRAM模块的数据输入和时钟CLK输入，而于校准时经多重校准环节模块传输至输出端口进行输出和记录系统误差；
多重校准环节模块，用于在校准时在信道选择信号和路径选择信号的控制下使PLL校准周期产生模块产生的第一至第二校准信号经过延时模块延时后在SRAM模块的输入端口前通过校准D触发器进行检测输出，从而将系统误差更加精确地排除，而于测试时在信道选择信号和路径选择信号的控制下将延时模块产生的第一动态信号、第二动态信号以及地址信号、输入数据、写入控制信号、读出控制信号和外部时钟CLK传输至SRAM模块的输入端口以完成指定操作，并记录数据变化以获得完成指定操作时某信号的建立/保持时间；以及
SRAM模块；
其中，所述多重校准环节模块包括第一选择模块、第二选择模块和第四至第八校准D触发器，路径选择信号连接至第一选择模块的控制输入端，第一选择模块的第一输出和第二输出连接至第二选择模块的第一和第二数据输入端，地址、输入数据、写入控制信号、读出控制信号和外部时钟连接至第二选择模块的第三和第七数据输入端，信道选择信号连接至第二选择模块的控制输入端，第二选择模块的第一至第五输出端分别连接至SRAM模块的数据输入和时钟CLK输入端，经第二选择模块选择后，所述第一选择模块的第一输出和第二输出之一连接所述SRAM模块的时钟CLK输入端CLK1，而另一则连接SRAM模块的ADDR/DI/WE/ME之一；第一动态信号OUTA和第二动态信号连接至第四校准D触发器的数据输入端，时钟CLK输入端CLK1连接至第五至第八校准D触发器的第一数据输入端，地址信号、输入数据、写入控制信号、读出控制信号分别连接至第五至第八校准D触发器的第二数据输入端，第四至第八校准D触发器的输出连接至外部仪器。
2.如权利要求1所述的一种数模混合的高精度建立和保持时间测量电路，其特征在于，所述PLL校准周期产生模块通过利用锁相环产生一个稳定的频率信号，然后通过D触发器组成的电路取到两个时间差为一个PLL周期的上升沿用于后续较准使用。
3.如权利要求1所述的一种数模混合的高精度建立和保持时间测量电路，其特征在于：外部时钟CLK连接至所述模式选择电路的第三数据输入端，校准控制信号CAL连接至所述模式选择电路的控制输入端，所述模式选择电路的输出端连接至所述延时模块的基准参考输入端。
4.如权利要求3所述的一种数模混合的高精度建立和保持时间测量电路，其特征在于：粗调控制信号与精调控制信号分别连接至所述延时模块的粗调控制输入端和精调控制输入端，所述延时模块输出的具有特定延迟的第一动态信号和第二动态信号连接至所述多重校准环节模块第一选择模块的数据输入端，路径选择信号连接至所述第一选择模块的控制输入端。
5.如权利要求1所述的一种数模混合的高精度建立和保持时间测量电路，其特征在于：所述延时模块包括多个延时单元、多个缓冲器和多个多路选择器，粗调控制信号经译码后连接至多路选择器的控制端，多个延时单元依次级联，所述模式选择电路的一路输出作为第一延时单元的输入，上一延时单元的输出作为下一延时单元的输入，每个延时单元的输出还连接缓冲器的输入端，多个缓冲器的输出两两组合作为第一级多路选择器的输入，第一级多路选择器的输出再两两组合作为下一级多路选择器的输入端，…，直至得到一路输出信号即第一动态信号，所述模式选择电路的另一路经处理后作为第二动态信号。
6.如权利要求5所述的一种数模混合的高精度建立和保持时间测量电路，其特征在于：每个延时单元包含精调电路，所述精调电路包括两个反相器、多个选择开关和多个MOS电容，精调控制信号经译码后连接至选择开关的控制端即栅极，两个反相器级联连接，选择开关一端即MOS开关管的源极接反相器的输出端和另一反相器的输入端，选择开关另一端即MOS开关管的漏极接MOS电容的一端即栅极，MOS电容的另一端即源极和漏极接地。
7.一种数模混合的高精度建立保持时间测量电路的实现方法，其特征在于，使用如权利要求1～6中任意一项所述的数模混合的高精度建立和保持时间测量电路，所述方法包括如下步骤：
步骤S1，在校准过程中，将PLL校准周期产生模块以精准的参考频率为基准，采用锁相环PLL的锁相频率输出作为精准的时钟源，设置第一分频数和第二分频数使其工作在特定频率下，待锁相环PLL电路工作稳定后通过D触发器组合取到其中的两个相邻周期的上升沿作为第一校准信号和第二校准信号作为整个测试电路系统校准的时差基准；
步骤S2，通过设置粗调控制信号和精调控制信号将延时模块调整到特定的档位后，在不同的输出位置点通过多重较准环节的校准D触发器输出端口即可检验到变化的信号响应，记录此时的档位和时钟即参考频率CLK_PLL的频率值；
步骤S3，调整第一分频数和第二分频数的设置产生两组不同的PLL频率，组成的二元一次方程组即可获得延时模块的单位延迟时间。
8.如权利要求7所述的一种数模混合的高精度建立保持时间测量电路的实现方法，其特征在于，所述方法还包括：
在测试过程中，关闭PLL校准周期产生模块的信号输出端口，选择外部时钟CLK作为延时模块的基准参考时钟；
外部时钟CLK在经过延时模块前被模式选择电路分成相同的两路信号，通过设置粗调控制信号和精调控制信号设定延时模块的档位即可将一路参考时钟产生一个特定的时延以与另一路参考时钟产生特定的时间差；
将两个具有特定时间差的参考时钟通过所述多重较准环节的第一选择模块和第二选择模块输入到SRAM模块的输入端，其一连接ADDR/DI/WE/ME其中一个，另一信号则连接SRAM模块的时钟CLK信号输入端口，当其中两个端口由这两路输入时，其他端口的输入信号通过外部设置正常输入；
调整所述延时模块的延时时间，通过观察SRAM模块的输出端口的输出信号是否发生变化即可获得其建立和保持时间。
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