CN103076554A - 一种锁相环片上抖动测量电路 - Google Patents

Abstract

本发明公开了一种锁相环片上抖动测量电路。本发明的电路采用数字电路的方法来实现，包括校准模块(1)、预判模块（2）、延时链模块（3）和存储模块（4）。该电路可校准，具有测量速度快，测量精度高，测量精度可调，测量范围大等性能。本发明提供四种测量分辨率，可以根据锁相环的抖动大小来选择不同的测量分辨率；通过校准模块（1）减小零抖动输入时电路输出的偏差，提高抖动测量电路的可靠性；通过预判模块（2）使延时链模块（3）测量范围减小一半，并将校准模块（1）与预判模块相（2）结合（不包括第一缓冲器组和第二缓冲器组），有效地减小了锁相环片上抖动测量电路的面积和功耗。

Description

一种锁相环片上抖动测量电路

技术领域

本发明涉及一种锁相环片上抖动测量电路，属于电子电路技术领域。

背景技术

随着半导体工艺的不断发展，集成电路的性能不断提高，系统芯片对时钟频率的要求越来越高。锁相环作为系统芯片的一个重要模块，为整个芯片提供高速时钟。时钟抖动是锁相环的一个重要参数，高速通讯系统时钟抖动的大小必须在设计规范规定的范围之内，否则会导致系统性能降低等一系列问题，所以锁相环抖动的测量非常重要。

传统的锁相环抖动测量方法主要是片外测量——在芯片外使用测试仪器对锁相环输出信号进行分析。但是随着工艺的发展，芯片工作频率不断提高，普通的测试仪器已经不能满足要求，而更精确的测试仪器会大幅度增加测试成本；由于芯片输入输出管脚性能（Input/Output，I/O）的限制，使用外部测试仪器只能测量低频信号，因此会导致测量时间增加；测试仪器的输出探针会给待测电路带来额外的负载，歪曲被测信号，从而影响抖动测量结果的准确性；另外，在芯片设计时需要增加额外的专用管脚来给测试仪器使用。因此，传统的抖动测量方法有诸多的限制和缺点。

使用内建自测试电路测量锁相环抖动时，将它与待测锁相环一起集成在芯片内部，在芯片内完成抖动的测量，然后通过芯片的I/O管脚将测量结果输出到外部测试仪器，这样只需要一些低成本的测试设备就可以很方便地分析被测结果，大大降低了测试时间以及测试成本。目前较为常见的锁相环片上抖动测量电路有：延时链电路、时间电压转换电路、时间间隔放大电路、脉冲缩减电路、计数器电路、游标延时链电路和游标振荡器电路等。其中时间电压转换电路、时间间隔放大电路测量精度较高，但是用到模拟元件，实现较难，同时容易受到芯片中数字信号干扰；延时链电路、计数器法电路容易利用数字电路来实现，但是测量精度不高；脉冲缩减电路不需要参考时钟，但是容易受到工艺偏差、电源噪声影响；游标延时链电路测量精度高，能实现连续测量，可利用数字电路来实现，但是容易受工艺偏差影响，电路面积较大；游标振荡器电路测量精度较高，面积小，但是环形振荡器容易引入随时间变化的噪声，测量时间长。

发明内容

针对现有技术存在的不足，本发明目的是提供一种具有高可靠性、测量速度快、测量精度高、测量精度可调、测量范围大等优点的锁相环片上抖动测量电路。

为了实现上述目的，本发明是通过如下的技术方案来实现：

本发明包括校准模块和与校准模块输出端依次连接的预判模块、延时链模块及存储模块；

校准模块有参考时钟信号和待测锁相环分频时钟信号输入，并受到工作模式信号的控制；

延时链模块受到精度控制信号的控制；

延时链模块包括第二控制电路、第一延时链、第二延时链和鉴相器阵列；

第一延时链及第二延时链均包括依次串联的多个第二可调延时单元；鉴相器阵列包括多个第二鉴相器，第一延时链中第二可调延时单元的数目与第二延时链中第二可调延时单元的数目、鉴相器阵列中第二鉴相器的数目均相同；

每个第二鉴相器第一输入端和第二鉴相器第二输入端分别连接第一延时链和第二延时链中的对应第二可调延时单元输出端；

精度控制信号通过第二控制电路对第一延时链及第二延时链施加第一控制信号和第二控制信号，第一控制信号]和第二控制信号]分别连接第一延时链及第二延时链中的第二可调延时单元的第一控制端、第二控制端、第三控制端及第四控制端；

第二可调延迟单元包括第三缓冲器和四个与非门；

第三缓冲器输入端接第三数据选择器或第四数据选择器输出端，第三缓冲器输出端连接到四个与非门的一个输入端，四个与非门的另一个输入端分别连接第一控制端、第二控制端、第三控制端及第四控制端，第三缓冲器的输出端还连接第二鉴相器第一输入端或第二鉴相器第二输入端。

上述校准模块包括第一数据选择器、第二数据选择器、与第一数据选择器输出端相连接的第一可调延时电路、与第二数据选择器输出端相连接的第二可调延时电路和第一控制电路；

第一可调延时电路包括第一缓冲器和与第一缓冲器输出端相连接的第一可调延时单元，第二可调延时电路包括第二缓冲器和与第二缓冲器输出端相连接的第一可调延时单元；第一可调延时单元通过第一控制电路来控制；

待测锁相环分频时钟信号连接第二数据选择器输入0端，参考时钟信号连接第一数据选择器输入0端、第一数据选择器输入1端和第二数据选择器输入1端；

工作模式信号连接第一数据选择器数据选择端和第二数据选择器数据选择端。

上述预判模块包括第一鉴相器、第三数据选择器和第四数据选择器；

校准模块第一输出端连接到第三数据选择器输入1端和第四数据选择器输入0端；

校准模块第二输出端连接到第三数据选择器输入0端和第四数据选择器输入1端；

参考时钟信号和待测锁相环分频时钟信号分别连接到第一鉴相器第一输入端和第一鉴相器第二输入端，第一鉴相器的输出端连接第三数据选择器数据选择端和第四数据选择器数据选择端。

本发明的有益效果如下：

（1）通过延时链模块的精度控制信号控制第一延时链及第二延时链中第二可调延时单元的延迟时间，从而可以选择四种测量分辨率和其对应测量范围；

（2）利用校准模块减小零抖动输入时电路输出的偏差，提高了锁相环片上抖动测量电路的可靠性；

（3）在设计单独预判模块时，包含第一缓冲器组和第二缓冲器组，但实际电路中，由校准模块的可调延时单元增加了驱动能力，所以不需要再添加第一缓冲器组和第二缓冲器组。另外，由于采用了预判模块，可以使延时链模块的规模缩小一半。它们有效地减小了锁相环片上抖动测量电路的面积和功耗。

附图说明

图1为本发明的锁相环片上抖动测量电路整体框图；

图2为本发明的锁相环片上抖动测量电路的校准模块电路图；

图3为本发明的锁相环片上抖动测量电路的预判模块电路图；

图4为本发明的锁相环片上抖动测量电路的校准模块和预判模块的组合电路图；

图5为本发明的锁相环片上抖动测量电路的延时链模块电路图；

图6为本发明的锁相环片上抖动测量电路的第二可调延时单元电路图；

图7为第一鉴相器及第二鉴相器电路图；

图8为存储单元电路图。

具体实施方式

为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。

如图1所示，为本发明的锁相环片上抖动测量电路的整体框架，包括校准模块1、预判模块2、延时链模块3和存储模块4。

第一可调延时单元、第二可调延时单元的设计是整个电路的基础，第一延时链71、第二延时链72是由N个第二可调延时单元逐级相连而成的，校准模块1中的第一可调延时电路16和第二可调延时电路17包含了第一可调延时单元。

如图6所示，第二可调延时单元包括一个第三缓冲器51和四个与非门52、53、54、55组成。第三缓冲器51的输出端即第二可调延时单元输出信号O，同时连接到四个与非门52、53、54、55的一个输入引脚，另一个输入引脚连接第一控制端C51、第二控制端C52、第三控制端C53和第四控制端C54，通过改变第一控制端C51、第二控制端C52、第三控制端C53和第四控制端C54的电平，来改变输出端O的电容，从而改变第三缓冲器51的输出负载大小，进而改变了第三缓冲器51的延时。当第一控制端C51、第二控制端C52、第三控制端C53和第四控制端C54全为高电平时，第三缓冲器51的负载电容最大，第二可调延时单元的延时最大；输入控制信号C51，C52，C53，C54全为低电平时，第三缓冲器51的负载电容最小，第二可调延时单元的延时最小。因此可通过输入控制信号C51，C52，C53，C54，来调整第二可调延时单元的延时。由于与非门的引脚电容改变值较小，因此第三缓冲器51的延时改变很小，从而为实现较高的测量精度。

第一可调延时单元仅仅比第二可调延时单元少了一个引出的输出端Z，其他地方均相同。

如图7所示，第一鉴相器和第二鉴相器在锁相环片上抖动测量电路中实现对待测信号的相位先后次序的鉴别，它决定了电路能够测量的最高精度。第一鉴相器和第二鉴相器的实现，是一种通用做法，学位论文：快速锁定数控锁相环的研究和设计，中已经进行了具体的阐述，此处不再赘述。

如图2所示，校准模块1包括第一数据选择器11、第二数据选择器12、第一可调延时电路16、第二可调延时电路17和第一控制电路18。待测锁相环分频时钟信号C2需要连接两个与非门13的单个输入引脚，从而实现C1和C2信号所接的两个输入端口的电容一致。当工作模式信号S1为高电平时，抖动测量电路处于校准模式，校准模块1只将参考时钟信号C1传给第一可调延时电路16和第二可调延时电路17，通过观察抖动测量电路的输出结果，就可以得到零输入抖动时电路输出的偏差，进而利用第一可调延时电路16和第二可调延时电路17来减小这一偏差。

如图3所示，预判模块2包括第一鉴相器29、第三数据选择器21、第四数据选择器22、第一缓冲器组（包括缓冲器23、缓冲器25和缓冲器27）和第二缓冲器组（包括缓冲器24、缓冲器26和缓冲器28）。参考时钟信号C1和待测锁相环分频时钟信号C2连接第一鉴相器29第一输入端A1和第二输入端B1，第一鉴相器29的输出端S2即其内部的Q信号。校准模块1第一输出端O1连接到缓冲器23上，通过缓冲器23、25、27增加驱动后连接到第三数据选择器21输入1端和第四数据选择器22输入0端，校准模块1第二输出端O2连接到缓冲器24上，通过缓冲器24、26、28增加驱动连接到第三数据选择器21输入0端和第四数据选择器22输入1端。若参考时钟信号C1领先待测锁相环分频时钟信号C2，则第一鉴相器29的输出端S2为高电平，则第三数据选择器21、第四数据选择器22的输出O3、O4分别为校准模块1第一输出端O1、第二输出端O2；若待测锁相环分频时钟信号C2领先，则第一鉴相器29的输出端S2为低电平，则第三数据选择器21、第四数据选择器22的输出O3，O4分别为校准模块1第二输出端O2、第一输出端O1。这样第三数据选择器21的输出O3一直为领先的信号，第四数据选择器22的输出O4一直为滞后的信号。

如图4所示，为了进一步节省面积，将校准模块1和预判模块2相结合，利用校准模块1中的第一可调延时电路16和第二可调延时电路17，省去预判模块2的缓冲器23~28。

如图5所示，延时链模块3由第二控制电路30、2N个第二可调延时单元（31，32，…，3（2N））和N个鉴相器（61，62，…6N）组成。抖动测量电路的测量精度由精度控制信号S6[2:0]控制。第二控制电路30实现了对两条延时链中第二可调延时单元的延时调整。对两条延时链71、72的第二可调延时单元施加的控制信号不同，使两条延时链的延时单元产生延时差异为△t。这个延时差异为延时链模块的测量精度。通过调整第一延时链71、第二延时链72的延时差异，可以选择不同的测量精度和测量范围。第一延时链71的第二可调延时单元的延时均为t+Δt，第二延时链72的第二可调延时单元的延时均为t，△t远远小于t。因此让领先的信号O3传输到第一延时链71，落后的信号O4通过第二延时链72逐级的第二可调延时单元去追赶O3信号。每一级第二可调延时单元的输出O都送给第二鉴相器进行检测，在O4追赶到O3之前，第二鉴相器输出Q[1]，Q[2]，…Q[i-1]为高；在O4领先O3之后，第二鉴相器输出Q[i]，Q[i+1]，…，Q[N]为低。通过记录追赶过程所经历的第二可调延时单元个数来衡量两个输入信号的时间差。假设第i个鉴相器6（i）输出为低电平，第(i-1)个鉴相器6(i-1)输出为高电平，则两个输入信号的时间差为i*Δt。第一延时链71上的第二可调延时单元受到第一控制信号S61[4:1]的控制，第二延时链72上的第二可调延时单元的受到第二控制信号S62[4:1]的控制，S61[4:1]和第二控制信号S62[4:1]由精度控制信号S60[2:0]控制如下表1：

表1

S6[2:0]	第一控制信号S61[4:1]	第二控制信号S62[4:1]
			001	0001	0000
010	0011	0000
			011	0111	0000
100	1111	0000

精度控制信号S6[2:0]可以设为001，010，011，100。第二延时链72的第二控制信号S62[4:1]均为低电平，这样其延时最小，为t，通过调整第一延时链71的第二可调延时单元的延时大小，来改变测量精度。当S6[2:0]设为001时，第一延时链71的延时单元（31，33，35，…，3（2N-1））的与非门53的控制端C51接高电平，因此延时改变值△t最小，测量精度最高，测量范围最小；S6[2:0]为100时，第一延时链71的第二可调延时单元（31，33，35，…，3（2N-1））的四个与非门52、53、54、55的控制端C51、C52、C53、C54都接高电平，因此延时改变值△t最大，测量精度最低，测量范围最大。

因鉴相器阵列73的输出Q[1]，Q[2]，Q[3]，…，Q[N]含有抖动，为了消除抖动，实现数字输出，需要将第二鉴相器的输出Q[1]，Q[2]，Q[3]，…，Q[N]存储到寄存器81，82，…，8（N）中，以备后续电路调用。通过观察延时链模块3的后仿真波形发现，在下一个上升沿到来时，前后有较大时间内第二鉴相器的输出Q没有抖动。具体实现如下：延时链模块3，在电路处于工作模式时，第一延时链71的第二可调延时单元的延时都比第二延时链72的延时大，第一延时链71上的各个第二可调延时单元的C51控制端一直为高电平，因此这些第二可调延时单元的与非门53的一个输入引脚一直接高电平，所以在第二可调延时单元输出O为上升沿时，这个与非门53的输出Z为下降沿。因此如图8所示，采用与非门53的输出Z作为时钟信号，去驱动下降沿触发的寄存器81,82，…，8N，同时第二鉴相器的输出Q[1]，Q[2]，Q[3]，…，Q[N]连接寄存器81,82，…，8N的数据输入D端，最终把结果保存在输出Q4[1]，Q4[2]，Q4[3]，…，Q4[N]。

后仿真实验结果证实抖动测量电路的分辨率为1.36ps，测量误差小于3.03ps，可测量信号的频率大于200MHz。详细见下表2。

表2

S6[2:0]	测量分辨率/ps	测量误差/ps	线性度	N	测量范围/ps
						001	1.36	3.03	0.9962	44	-60~60
010	2.87	4.54	0.9979	43	-120~120
						011	4.44	8.28	0.9983	45	-200~200
100	5.92	8.35	0.9989	52	-300~300

本发明的工作原理为：输入信号为时钟参考信号C1和待测锁相环分频时钟信号C2，抖动测量电路通过测量C1和C2之间的时间差异来衡量C2的抖动值。当工作模式信号S1为高电平时，电路处于校准模式，参考时钟信号C1输入到第一可调延时电路16、第二可调延时电路17，通过观察抖动测量电路的输出结果，就可以得到零输入抖动时电路输出的偏差，进而调整第一可调延时电路16、第二可调延时电路17的延时来减小零抖动输入时电路输出偏差；工作模式信号S1为低电平时，电路处于工作模式，时钟参考信号C1和待测锁相环分频时钟信号C2通过校准模块1的校准，经过预判模块2，确定领先和滞后信号，选择合适的第一延时链71、第二延时链72，领先的信号选择延时大的第一延时链71，滞后的信号选择延时小的第二延时链72，滞后的信号通过两条延时链的差异不断去追赶领先的信号，追赶过程可以通过鉴相器阵列73的输出体现。鉴相器阵列73的输出Q[1]，Q[2]，Q[3]，…，Q[N]，通过寄存器81，82，83，…，8N存储，待后续电路进行处理。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (3)

1.一种锁相环片上抖动测量电路，其特征在于，包括校准模块（1）和与校准模块（1）输出端依次连接的预判模块（2）、延时链模块（3）及存储模块（4）；

所述校准模块（1）有参考时钟信号和待测锁相环分频时钟信号输入，并受到工作模式信号的控制；

所述延时链模块（3）受到精度控制信号的控制；

所述延时链模块（3）包括第二控制电路（30）、第一延时链（71）、第二延时链（72）和鉴相器阵列（73）；

所述第一延时链（71）及第二延时链（72）均包括依次串联的多个第二可调延时单元；所述鉴相器阵列（73）包括多个第二鉴相器，所述第一延时链（71）中第二可调延时单元的数目与第二延时链（72）中第二可调延时单元的数目、鉴相器阵列（73）中第二鉴相器的数目均相同；

每个所述第二鉴相器第一输入端和第二鉴相器第二输入端分别连接第一延时链（71）和第二延时链（72）中的对应第二可调延时单元输出端；

所述精度控制信号通过第二控制电路（30）对第一延时链（71）及第二延时链（72）施加第一控制信号和第二控制信号，所述第一控制信号和第二控制信号分别连接第一延时链（71）及第二延时链（72）中的第二可调延时单元的第一控制端、第二控制端、第三控制端及第四控制端；

所述第二可调延迟单元包括第三缓冲器（51）和四个与非门（52、53、54、55）；

所述第三缓冲器（51）输入端接第三数据选择器（21）或第四数据选择器（22）输出端，第三缓冲器（51）输出端连接到四个与非门（52、53、54、55）的一个输入端，四个所述与非门的另一个输入端分别连接第一控制端、第二控制端、第三控制端及第四控制端，所述第三缓冲器（51）的输出端还连接第二鉴相器第一输入端或第二鉴相器第二输入端。

2.根据权利要求1所述的锁相环片上抖动测量电路，其特征在于，

所述校准模块（1）包括第一数据选择器（11）、第二数据选择器（12）、与第一数据选择器（11）输出端相连接的第一可调延时电路（16）、与第二数据选择器（12）输出端相连接的第二可调延时电路（17）和第一控制电路（18）；

所述第一可调延时电路（16）包括第一缓冲器（14）和与第一缓冲器（14）输出端相连接的第一可调延时单元，所述第二可调延时电路（17）包括第二缓冲器（15）和与第二缓冲器（15）输出端相连接的第一可调延时单元；所述第一可调延时单元通过第一控制电路（18）来控制；

所述待测锁相环分频时钟信号连接第二数据选择器（12）输入0端，所述参考时钟信号连接第一数据选择器（11）输入0端、第一数据选择器（11）输入1端和第二数据选择器（12）输入1端；

所述工作模式信号连接第一数据选择器（11）数据选择端和第二数据选择器（12）数据选择端。

3.根据权利要求2所述的锁相环抖动测量电路，其特征在于，

所述预判模块（2）包括第一鉴相器（29）、第三数据选择器（21）和第四数据选择器（22）；

所述校准模块（1）第一输出端连接到第三数据选择器（21）输入1端和第四数据选择器（22）输入0端；

所述校准模块（1）第二输出端连接到第三数据选择器（21）输入0端和第四数据选择器（22）输入1端；

所述参考时钟信号和待测锁相环分频时钟信号分别连接到第一鉴相器（29）第一输入端和第一鉴相器（29）第二输入端，所述第一鉴相器（29）的输出端连接第三数据选择器（21）数据选择端和第四数据选择器（22）数据选择端。

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