CN101641605A - 数据接收电路、利用该数据接收电路的测试装置及调节选通信号的时刻调节电路和方法 - Google Patents

Abstract

可变延时电路42向选通信号S5提供可调节的延时。输入锁存电路14根据通过可变延时电路42延时的选通信号S6，锁存包含于内部串行数据S2中的各比特数据。延时设定部40调节通过可变延时电路42向选通信号S5所提供的延时量τ1。当将已知的校准图形作为串行数据输入的校准动作时，延时设定部40统计获取输入锁存电路14的输出锁存数据S3，并调节延时量τ1使得1和0的出现概率达到规定比例。

Description

数据接收电路、利用该数据接收电路的测试装置及调节选通信号的时刻调节电路和方法

技术领域

本发明涉及利用选通信号接收作为比特流数据所输入的数据中所包含的比特数据的接收技术，特别是涉及选通信号的时刻调节技术。

背景技术

为了以少量的数据传输线在半导体集成电路之间进行数据的接收和发送，通常采用串行数据传输方式。接收串行数据是通过与串行数据中所包含的比特数据同步的选通信号锁存各比特数据来实现的。

考虑一种半导体测试装置(也可简单称为测试装置)，其将输出串行数据的半导体电路作为被测试设备(Device Under Test：DUT)而进行测试。在这种情况下，受到DUT和测试装置的配线长度不齐及寄生电容的影响，串行数据、时钟中会出现预期不到的延时。在有关状况中，为了能够正确接收串行数据，需要调节选通信号的沿(Edge)的时刻，使之满足锁存电路的建立时间和保持时间条件。专利文献1、2公开了相关技术。

专利文献1：日本特开平2～62983号公报

专利文献2：日本特开2007～17257号公报

当测试装置中输入多个信道的串行数据时，输入到各信道中的串行数据中将产生不均一的时刻偏差(以下，称为偏斜(skew))。这种情况下，当采用相同时刻的选通信号来锁存各信道的比特数据时，虽然在部分信道中可以满足建立时间和保持时间的条件，但在其他信道中，有可能出现不遵守时刻的现象。

在串行数据传输的比特率高时，建立时间和保持时间的条件将会变得严格，因此为了能够正确地接收所有信道的串行数据，需要对所有信道独立地校准闪存信号时刻。这里，调节一个信道所需要的校准时间越长，测试时间也越长，从而导致生产率的下降。另外，即便接收单一信道的串行数据的情况下，也以校准所需时间短为宜。上述问题并不局限于串行数据，也是比特流传输的各种数据的共同问题。

发明内容

本发明是鉴于上述状况而作出的，其总体目的是，缩短选通信号校准所需的时间。

本发明的一种方式涉及利用选通信号接收数据的数据接收电路。该数据接收电路包括：

可变延时电路，用于向选通信号提供可调节的延时；

锁存电路，根据通过可变延时电路延时的选通信号，锁存包含于数据中的各比特数据；

延时控制部，调节由可变延时电路向选通信号提供的延时量，当将已知的校准图形作为数据输入的校准动作时，统计获取锁存电路的输出锁存数据，并调节延迟量使得1和0中某一个的出现概率接近规定值。

当利用某个时刻的选通信号锁存某个校准图形的数据时，根据选通信号和数据的相位差，锁存数据为1和0的出现频度(即出现概率)也将变化。根据这种方式的数据接收电路，通过调节延时量使1和0的出现概率接近规定值，从而能够使选通信号的时刻为最佳。并且，在该方式下，由于不需要比较锁存信号和期望值的处理，因此能够在短时间内执行校准。

延时控制部，也可以使延时量在规定幅度内偏移，保持1和0中某一个的出现概率在规定范围内时的延时量，可变延时电路中设定与该延时量相应的延时延时。

可变延时电路，在包含于数据中的各比特数据上升沿或下降沿的任意一个转换过程的时刻，根据被延时的选通信号来锁存数据，并调节延时量使得1和0中某一个的出现概率为以50％为中心的规定范围内。

根据该方式，当选通信号的沿为数据的上升沿(或下降沿)的中央附近时，1和0的出现概率接近50％，当时间上进行了前后偏移时，出现概率就会偏离50％。因而，如果调节延时量使得出现概率为50％，则可检测出包含于数据中的比特数据的沿的时刻，根据该时刻可以确定选通信号的时刻。

校准图形可以为1和0交互重复的图形，选通信号的频率可设定为数据比特率的偶数分之一。

这种情况下，只选择性地抽出上升沿或下降沿二者之一，即可根据选通信号进行锁存。

延时控制部，也可以包括根据锁存电路的输出锁存数据进行递增或递减的计数器，根据计数器的计数值来获取1和0的出现概率。

在计数器中也可输入作为动作时钟的模拟随机脉冲列。计数器也可根据模拟随机脉冲列的沿的时刻下的输出锁存数据，执行计数动作。

这种情况下，计数器的动作时钟和输出锁存数据频率之间的关系是随时间变化的，因此可以抑制混叠(aliasing)或死区(dead band)的发生。

延时控制部也可以包括电容器和根据锁存电路的输出锁存数据对电容器进行充电或放电的充放电电路，根据电容器上的电压获取1和0的出现概率。

可变延时电路在接收数据时，也可将在由延时控制部获得的延时量上合成了根据数据的单元间隔所设定的偏置(Offset)延时量的延时，附加到选通信号上。

本发明的另一方式涉及用于对被测试对象DUT输出的多个数据进行测试的测试装置。该测试装置包括对应于多个数据而设置的多个上述任意一项的数据接收电路。多个数据接收电路分别独立地调节附加到选通信号上的延时量。

根据该方式，各信道可以独立地校准选通信号的时刻，而且还可缩短校准所需时间。

本发明的另外其它方式涉及用于调节锁存比特流传输数据的选通信号的时刻的调节电路。该调节电路包括：

可变延时电路，向选通信号提供可调节的延时；

检测值生成部，当将已知的校准图形作为数据输入的校准动作时，持续监视根据通过可变延时电路延时的选通信号而锁存的锁存电路输出的输出锁存数据，根据1或0的数值，生成可增减电平的检测值；

延时控制部，通过可变延时电路调节提供给选通信号的延时量，从而使检测值接近规定值。

本发明的另外其它方式涉及锁存比特流传输数据的选通信号的时刻的调节方法。该方法包括：

将向选通信号提供可调节的延时的步骤；

根据被延时的选通信号，锁存包含于数据中的各比特数据的步骤；

在调节提供给选通信号的延时量的步骤，当将已知的校准图形作为数据输入的校准动作时，统计获取被锁存的输出锁存数据，并调节延时量使得1和0中某一个的出现概率近似规定值。

此外，以上结构要素的任意组合、在方法、装置等之间转换本发明表现形式的内容，亦为本发明的有效方式。

根据本发明，可以缩短选通信号的校准所需时间。

附图说明

图1为示出具备本发明实施方式所涉及的数据接收电路的测试装置的结构框图；

图2为示出内部串行数据和选通信号的时刻之间关系的时序图；

图3(a)～(c)为示出具有内部串行数据的抖动和1和0的出现概率(1的出现比例)的图；

图4为示出图1中的数据接收电路动作的流程图；

图5为示出变形例所涉及的数据接收电路的部分结构框图；

图6为示出包括CDR电路的测试装置的结构框图；

图7为示出图1中的数据接收电路的变形例的框图。

附图中各符号含义如下：

10  数据接收电路            12  比较器

14  输入锁存电路        20  时刻调节电路

22  延时控制部          30  时刻判断部

32  第一计数器          34  变化点判断部

36  第一分频器          38  PN图形发生器

40  延时设定部          42  可变延时电路

44  偏置延时设定部      46  第三分频器

50  定时器电路          52  第二计数器

54  第二分频器          60  基准信号生成部

62  判断部              70  电压变换部

72  缓冲器              C1  电容器

80  变化点判断部

82  比较器        84  比较器       86  逻辑判断部

100 测试装置      102 输入端子     110 DUT

112 传输路线      S1  串行数据     S2  内部串行数据

S3  输出锁存数据  S4  基准信号     S5  选通信号

S6  选通信号

具体实施方式

下面以优选实施方式为基础并参考附图对本发明进行说明。对各附图中所示的相同或者同等结构要素、部件、和处理标记相同符号，并适当省略重复的说明部分。另外，发明实施方式仅为示例而不限定本发明，本发明不局限于实施方式中记载的全部特征及特征组合。

图1为包括本发明实施方式所涉及的数据接收电路10的测试装置100的结构示意图。测试装置100通过传输线路112a～112c与DUT 110相连，接收从DUT110处输出的多个串行数据S1a～S1c，分别将S1a～S1c同各自的期望值数据S13比较，从而检查DUT 110。此外，输入的串行数据S1的个数n可为任意值，不局限于图示的n＝3的情况。

首先，概略地说明测试装置100的整体结构。在测试装置100的输入端子102a～102c(简单统称为输入端子102)处输入串行数据S1a～S1c(简单统称为串行数据S1)。测试装置100包括多个数据接收电路10a～10c(简单统称为数据接收到电路10)，该接收电路是为对应于每个输入端子102即串行数据S1而设置。

数据接收电路10利用具有与串行数据S1的比特率相同频率的选通信号S6的上升沿或下降沿，来锁存串行数据S1所包含的比特数据。

数据接收电路包括比较器12，输入锁存电路14，时刻调节电路20。

比较器12将串行数据S1的电平同规定的限幅电平进行比较，生成具有高电平(1)或低电平(0)的数据(以下称为内部串行数据S2)。输入锁存电路14，例如是由触发器电路、锁存电路组成。输入锁存电路14利用经后面所述的时刻调节电路20调节了时刻的选通信号S6，锁存内部串行数据S2，使之与测试装置100的内部时钟同步。

判断部62将被输入锁存电路14锁存的输出锁存数据S3同期望值数据S13进行比较，或测定误码率，或判断DUT 110的优劣。在图1中以xOR(eXclusiveOR)门示出判断部62，但是判断部62亦可为能够进行位比较的其他电路元件。

上述为测试装置100的整体结构概要。测试装置100是如下使用的。首先，将DUT 110固定安装于插座等处与测试装置100相连。从DUT 110处生成串行的校准图形(训练序列图形(Training Sequence Pattern))。该校准图形为应与期望值一致的数据。测试装置100的数据接收电路10，接受DUT 110输出的串行数据，通过选通信号S6进行锁存，比较各比特数据和期望值数据，从而判断DUT 110的优劣。

在测试装置100中，为了正确锁存比特数据，选通信号S6的时刻需要满足输入锁存电路14所规定的建立时间和保持时间的条件。另外，从DUT 110处输出的串行数据S1，存在抖动，或受到传输线路112的未预期延时而传输。因而，为了正确接收串行数据S1，根据串行数据S1使选通信号S6的时刻最佳是必要的。为此，在接收串行数据S1之前，数据接收电路10先执行调节选通信号S6时刻的校准。

以下详细说明执行该校准的数据接收电路10中的时刻调节电路20的结构。

时刻调节电路20包括延时控制部22，可变延时电路42和第三分频器46。

基准信号生成部60生成基准信号S4。第三分频器46接受基准信号S4，并对其以任意分频比进行分频，生成选通信号S5。通常动作时，设定选通信号S5的频率设定为与串行数据S1的比特率相同。另外，校准动作过程中的选通信号S5的频率设定为串行数据S1比特率的1/m(m为整数)。关于选通信号S5的频率将在后面部分叙述。

可变延时电路42向选通信号S5提供可调节的延时。可变延时电路42例如可由包含多段相连的多个单位延时元件例如多个反相器、及使各延迟元件旁路的开关的缓冲器链构成。在该种情况下，根据旁路开关的导通关断来控制选通信号S5所经过的反相器个数，从而调节延时量。可变延时电路42的延时调节幅度的单位设为Δt。

通过可变延时电路42延时的选通信号S5输入到输入锁存电路14的时钟端子中。输入锁存电路14利用被延时的选通信号S6，锁存包含于内部串行数据S2中的各比特数据。

延时控制部22调节可变延时电路42提供给选通信号的延时量。下面说明本实施方式所涉及的时刻调节电路20所进行的校准处理的概要。

在执行对选通信号S5的校准时，输出规定的校准图形到DUT 110处。对测试装置110侧来说该校准图形为已知。在进行校准时，延时控制部22以统计的方式获得输入锁存电路14的输入锁存数据S3。而且，调节可变电路42提供的τ1，使得输出锁存数据S3为1和0的出现概率是规定比例。

可变延时电路42利用包含于内部串行数据处的各比特数据的上升沿时刻锁存串行数据，并调节延时量τ1，使1和0的出现概率为例如以50％为中心的规定目标范围内。更具体的说，目标范围可为45％～55％。

图2为示出内部串行数据S2和选通信号S5的时刻之间关系的时序图。图2中从上至下依次示出内部串行数据S2、校准时的选通信号S6a及校准后的选通信号S6b。

相对选通信号S5时刻的选通信号S6a的时刻，根据延时量τ1而变化。例如，如果在利用时刻t1的选通信号S6a锁存内部串行数据S2，则判断为0(低电平)的概率变高，因此统计获取1和0的出现概率，则其结果为0的出现概率变高。反之，在利用时刻t3的选通信号S6a进行锁存的情况下，判断为1(高电平)的概率变高，因此1的出现概率变高。在利用时刻t2的选通信号S6a进行锁存的情况下，判断为1或0的概率分别为50％，因此1和0的出现概率接近50％。

本实施方式所涉及的时刻调节电路20调节提供给选通信号S5的延时量τ1，使1或0的出现概率接近50％。经过调节，选通信号S6a的时刻几乎位于内部串行数据S2的上升沿中央。

之后，在结束校准后通常测试时锁存内部串行数据S2的情况下，满足建立时间Ts和保持时间Th的要求，因此需要将选通信号S6b的时刻设定在时刻t4和t5之间。因此，通过对经过上述的校准处理确定的内部串行数据S2的时刻t2附加偏置延时量τ2，从而能够设定选通信号S6b的时刻。

图3(a)～(c)为示出内部校准数据S2所具有的抖动和1和0的出现概率(1的比例)的图。图3(a)～(c)分别用不同的直方图表示。1的出现概率为50％的时刻为直方图中的积分被等分的位置。如图3(a)所示的高斯分布和图3(b)所示的正弦波形抖动的情况下，在峰-峰值中央处的时刻，使1(或0)的出现概率为50％。另外，在如图3(c)所示的抖动直方图的中心偏离峰-峰值中心时，使1的出现概率为50％的时刻将偏移。

根据内部串行数据S2所具有的抖动性质，通过设定在校准时所使用的1和0的出现概率的目标值，能够进行更好的调节。

根据上述的校准处理可知，采用统计处理的方式即可确定通过锁存校准图形而得到的数据为1和0的出现概率即可，不需要将校准图形同期望值进行比较处理，从而简化了校准处理，提高了校准速度。

此外，也可以用下降沿代替上升沿进行相同的处理。

本领域技术人员从以上说明可以理解，用于实现本发明思想的电路接种具有各种结构，这些结构示例均可包含于本发明范围之内。以下，返回到图1说明结构的具体示例。

下面，对校准图形为1和0交互重复的情形予以说明。在这种情况下，上升沿和下降沿交互出现，因而在交替地校准时，对所有的输出锁存数据S3进行统计处理时，1和0的出现概率将与延时量τ1无关，为50％。因此，只对上升沿或下降沿执行校准。

为此，校准动作时将选通信号S5的频率设定为串行数据S1的比特率的1/m(m为偶数，例如可为2)。其结果，只有在内部串行数据S2的上升沿或下降沿抖动的时刻才能产生选通信号S6的沿。

延时控制部22包括时刻判断部30、延时设定部40、偏置延时设定部44和定时器电路50。

时刻判断部30统计并获取输出锁存数据S3，判断1和0的出现概率，检测内部串行数据S2的上升沿时刻，即变化点。为实现上述功能，图1中的时刻判断部30还包括第一计数器32、变化点判断部34以及第一分频器36。

第一分频器36对系统时钟CKsys按照规定的分频比进行分频，生成时钟CK1。第一计数器32为根据输出锁存数据S3的值，进行递增或递减计算的加减计数器。在第一计数器32中输入动作时钟CK1。当输出锁存数据S3为1时，计数器32对每个时钟CK1的上升沿进行递加，反之，当输出锁存数据S3为0时，计数器32对每个时钟CK1的上升沿进行递减。第一计数器32的动作时钟(CK1)可以设定与以基准信号S4为起源的输出锁存数据S3的频率无关。

作为串行数据输入校准图形，如果第一计数器32动作计数在一定程度长的时间内执行，则第一计数器32的计数值成为示出1和0的出现概率的数据。例如，在统计之前第一计数器32的计数值设定为半值。例如当计数器为10位计数器时，设定[1000000000]＝512。然后动作计数动作，根据1和0的出现概率改变计数值。当1和0的出现概率为50％时，计数值保持接近512的值，当1的概率偏高时，计数值增加，当0的概率偏高时，计数值减小。

变化点判断部34根据第一计数器32的计数值S7判断1和0的出现概率是否为以50％为中心的规定范围内。为此，变化点判断部34也可将计数值S7同阈值进行比较。

或者，变化点判断部34也可监视第一计数器32的进位(Carry)和借位(Borrow)。例如，如果1的频度偏高，则发生进位，如果0的频度偏高，则发生借位。进行足够长时间的计数处理后，如不再发生进位和借位，则可判断1和0的出现概率近似50％。在该种情况下，变化点判断部34可由生成第一计数器32的计数值S7的全比特逻辑或的OR门构成。

变化点判断部34生成标志S8，该标志S8用以表示根据统计结果得到的1和0的出现概率是否包含在规定目标范围内。例如，当1和0的出现概率在目标范围内时，将标志S8设定为1，结束校准。延时控制部22，在标志S8为0的期间，每经过规定的数据获取时间，就改变提供给选通信号S5的延时量τ1一次。

从另外的观点出发，第一计数器32持续监视输入锁存电路14的输出锁存数据S3，根据1或0的值生成电平增减的检测值，即第一计数器32可作为生成计数值S7的检测值生成部。另外，变化点判断部34及延时设定部40可作为延时控制部，用以调节通过可变延时电路42提供给选通信号S5的延时量τ2，从而使作为检测值的计数值S7接近规定值。

定时器电路50用以设定获取1和0的数据获取时间。定时器电路50包括第二计数器52和第二分频器54。第二分频器54用于对系统时钟Cksys进行分频，生成时钟CK2。第二计数器52由对时钟CK2进行计数的递减计数器构成。第二计数器52的计数值，例如从最大值开始递减，在发生借位时，判断获取数据所需时间。数据获取时间的经过是由数据S9通知延时设定部40。

当标志S8为0时，延时设定部40每得到一个由数据S9通知的数据获取时间的经过，就使延时量τ1相应变化一个单位延时Δt。其结果，在提供某个延时量τ1的过程中，标志S8变为1，从而检出内部串行数据S2的变化点。

如上所述，在通常的测试时应设定的选通信号S6b的时刻，可通过对延时量τ1附加偏置延时量τ2而获得。偏置延时设定部44基于根据串行数据的比特数据的单元间隔(周期)所设定的数据S10，也设定偏置延时量τ2，并指示延时设定部40。延时设定部40合成偏置延时量τ2和根据校准结果所得到的延时量τ1，使选通信号S5发生延时。

下面说明如以上所构成的数据接收电路10的动作。图4是示出图1所示数据接收电路10的动作的流程图。

测试装置100与DUT 110相连来开始校准。首先，测试装置100执行校准所需的初始化(S100)。此时，将延时量τ1设定为初始值，第一计数器32初始化为半值，第二计数器52初始化为最大值。然后，设定校准图形为从DUT 110处获得的串行数据S1(S102)。

接下来，第一计数器32和第二计数器52开始动作计数(S104)。第二计数器52判断经过了数据获取时间(S106)时，变化点判断部34对变化点进行判断处理。其结果，如标志S8为1(S108的Y)，则保持由可变延时电路42设定的延时量τ1(S110)。

为了通常测试动作，需要将延时量τ1和规定的偏置延时量τ2合成的延时附加到选通信号S5上(S112)，并结束校准。

如果在步骤S108中，标志S8为0(S108的N)，则延时设定部40只偏移延时量τ1(S120)。并且，第一计数器32复位为半值，第二计数器52复位为最大值(S122)，返回到步骤S104。

数据接收电路10重复处理步骤S104、S106、S108、S120和S122的处理，直至标志S8为1。

以上为数据接收电路10的动作过程。如上所述，根据本实施方式中的时间接收电路10，统计获取1和0，以其出现概率为基础调节延时量τ1，从而能够确定最适宜的选通信号S6的时刻。此时，由于不需要比较输入锁存电路14的输出锁存数据S3和期望值，因此省略了软件或硬件的复杂处理，使得能够在短时间内完成校准。

另外，参考图1的结构可知，管理获取数据的所需时间、统计处理输出锁存数据S3是通过计数器进行的，因此具有只需硬件即可构成校准机构的优点。并且，由于图1的测试装置100中，每个串行数据S1的信道都包括接收电路10，因此可自动调节各信道间的偏斜使之为最佳。

以上举例说明了上述实施方式，本领域技术人员能够理解对上述实施方式中的各构成要素及步骤进行组合会有很多变形例，而变形例也为本发明范围内。下面就变形例予以说明。

图5为示出变形例中的数据接收电路10f的部分框图。在图5中，省略了与图1相同或同等的构成要素。在图1所示的数据接收电路10中，是通过进行数字化处理判断输入锁存电路14的输出锁存数据S3的1和0的出现概率的。而在图5中，数据接收电路10f是通过模拟处理进行判断的。电压变换部70将1和0的出现概率变换为模拟电压Vx。例如，电压变换部70可由模拟滤波器及电荷泵(Charge Pump)电路构成。在图5中，电压变换部70包括缓冲器72和电容器C1。缓冲器72是根据输出锁存数据S3进行高电平输出或低电平输出，对电容器C1的电荷进行充电或放电。缓冲器72的输出是通过电容器C1来滤波，生成与根据输出锁存数据S3为1和0的出现概率相应的模拟电压Vx。

变化点判断部80将模拟电压Vx同阈值VH、VL进行比较，即判断1和0的出现概率是否在目标范围内。变化点判断部80包括比较器82、比较器84和逻辑判断部86。比较器82比较模拟电压Vx和上侧阈值电压VH，比较器84比较模拟电压Vx和下侧阈值电压VL。逻辑判断部86监视比较器82、比较器84的输出信号，若检出VL＜Vx＜VH的状态，则设定标志S8为1。

根据图5所示的变形例可判断输出锁存数据S3的1和0的出现概率是否在目标范围内。

在实施方式中，说明了为了只检出内部串行数据S2的上升沿，在校准时对选通信号S5进行分频的情况。此外，还可以进行如下处理。

设定选通信号S5的频率与串行数据S1的比特率相同，并固定该值。当校准图形重复1和0时，输入锁存电路14的输出锁存数据成为交替锁存上升沿的数据。因此，时刻判断部30也可交替获取输入锁存电路14的输出锁存数据并反映到统计处理中。

该处理例如可通过设定第一计数器32的动作时钟CK1的频率为串行数据S1的比特率的偶数分之一来实现。如果系统时钟Cksys的频率与串行数据比特率相同，或为串行数据比特率的整数倍或整数分之一，则可通过适当设定第一分频器36的分频比亦可比较容易地实现上述处理。

并且，对其他电路予以说明。图6为包括CDR电路(时钟数据恢复电路)的测试装置100b的结构示意图。如图6的测试装置100b所示，被测试对象DUT110在通常动作时，不生成对应CDR的串行数据S1。即通常动作时，在串行数据S1中没有嵌入时钟。图6的测试装置100b即以这种DUT 110为测试对象。

测试时，将DUT 110的串行数据S1设定为校准图形。校准图形中通过8B10B编码等来嵌入时钟。

测试装置100b包括时钟恢复电路90、相位比较部92、环路滤波器94，延时设定部40、可变延时电路42和偏置延时设定部44，构成所谓的DLL(DelayLocked Loop)电路。

时钟恢复电路90，抽出嵌入到内部串行数据S2中的时钟，生成再生时钟CKr。因时钟恢复电路90可使用公知技术，在此不作详细说明。基准信号生成部60生成具有规定频率的选通信号S5。设定选通信号S5的频率设定为与串行数据S1的比特率一致。

相位比较部92生成与再生时钟CKr和选通信号S6的相位差相应的相位差数据。环路滤波器94过滤相位差数据，并向延时设定部40输出。在延时设定部40处输入由环路滤波器94生成的延时控制信号S12和从偏置延时设定部44输出的偏置延时设定信号S11。可变延时电路42将与两个信号相应的延时提供给选通信号S5。在校准时，设定偏移延时量为0。

就图6所示的测试装置100b的动作过程进行说明。DUT 110的测试开始后，在DUT 110处生成嵌入时钟的校准图形。测试装置100b调节选通信号S5延时量的τ1，使从校准图形抽出的再生时钟CKr与相位同步。如DLL被锁定，追踪动作也随之结束，在此时的延时量τ1上合成偏置延时量τ2。

当测试装置100b接收多个信道的串行数据进行测试时，设定多个DLL电路，通过对每个串行数据设定相应的DLL电路，可在短时间内消除偏斜。另外测试装置100b也可使用PLL电路取代DLL电路。

进一步的，就其他变形例进行说明。在图1中，第一计数器32根据通过第一分频器36生成的时钟CK1进行计数动作。这种情况下，时钟CK1的频率和输出锁存数据S3的比特率之间关系是固定的。一般来讲，如果抽样数据S3与抽样信号(RE)的频率相同，或为抽样信号的整数倍，或为抽样信号的整数分之一，则会有混叠(Aliasing)或死区发生。

为避免此类问题发生，可进行如下的变形处理。图7为示出图1中的数据接收电路10的变形例的框图。在图7的数据接收电路10d中，时刻判断部30a包括处于第一分频器36后段的伪随机(PN：Pseudo Random Noise)图形发生器38。PN图形发生器38接受通过第一分频器36生成的时钟CK1，利用时钟CK1生产伪随机脉冲列(以下，将脉冲列的上升沿称为随机沿RE)。随机沿出现的频率并非固定，而是根据伪随机脉冲列的图形而时时变化。

如图7的变形例可知，第一计数器32根据以在随机时刻发生的沿，即非固定频率的沿，判断输出锁存数据S3为1或0，因此上述的输出锁存数据S3和随机沿RE的频率难以具有相同关系，或整数倍关系，或整数分之一的关系，从而抑制了混叠或死区的发生。

在实施方式中，以向数据接收电路10输入串行数据的情形为例进行了说明，但本发明不限于此，各种作为比特流输入的数据都能够适用于本发明。

基于实施方式说明了本发明，但是实施方式只是用来说明本发明的原理和应用，在权利要求的范围内及不脱离本发明的前提下，也可以提供变形例或对具体配置进行变更。

本发明可应用于测试装置上。

Claims (10)

1、一种数据接收电路，利用选通信号接收比特流传输的数据，其特征在于，该电路包括：

可变延时电路，用于向选通信号提供延时；

锁存电路，根据通过所述可变延时电路延时的所述选通信号，锁存包含于所述数据中的各比特数据；

延时控制部，调节通过所述可变延时电路向所述选通信号提供的延时量，当将已知的校准图形作为所述数据输入的校准动作时，统计获取所述锁存电路的输出锁存数据，并调节所述延时量使得1和0中某一个的出现概率接近规定值。

2、如权利要求1所述的数据接收电路，其特征在于，所述可变延时电路在包含于所述数据中的各比特数据上升沿或者下降沿任何一个转换过程中的时刻，根据被延时的所述选通信号来锁存所述数据，并调节延时量使得1和0中某一个的出现概率在以50％为中心的规定范围内。

3、如权利要求2所述的数据接收电路，其特征在于，所述校准图形为1和0交互重复的图形，

所述选通信号的频率，设定为所述数据比特率的偶数分之一。

4、如权利要求2或3所述的数据接收电路，其特征在于，所述延时控制部包括根据所述锁存电路的输出锁存数据进行递增或者递减的计数器，根据所述计数器的计数值来获取1或0的出现概率。

5、如权利要求4所述的数据接收电路，其特征在于，向所述计数器输入作为动作时钟的模拟随机脉冲列，根据该模拟随机脉冲列的沿的时刻下的所述输出锁存数据来执行计数动作。

6、如权利要求2或3所述的数据接收电路，其特征在于，所述延时控制部包括：

电容器；

充放电电路，根据所述锁存电路的输出锁存数据对所述电容器进行充电或放电，

根据所述电容器上的电压，获取1和0的出现概率。

7、如权利要求2或3所述的数据接收电路，其特征在于，所述可变延时电路在接收数据时，将在由所述延时控制部所得到的延时量上合成了根据所述数据的单元间隔所设定的偏置(Offset)延时量的延时，附加到所述选通信号上。

8、一种测试装置，用于测试从被测试设备输出的多个数据，其特征在于，该测试装置包括对应于所述多个数据而设置的权利要求1至7中任意一项所述的多个数据接收电路，所述多个数据接收电路分别独立地调节附加到所述选通信号上的延时量。

9、一种调节电路，调节提供给锁存电路的选通信号的时刻，所述锁存电路锁存比特流传输的数据，其特征在于，该调节电路包括：

可变延时电路，向选通信号提供可调节的延时；

检测值生成部，当将已知的校准图形作为所述数据输入的校准动作时，持续监视根据通过所述可变延时电路延时的所述选通信号而锁存的所述锁存电路的输出锁存数据，根据1或0的数值来生成可增减电平的检测值；

延时控制部，通过所述可变延时电路调节提供给所述选通信号的延时量使得所述检测值接近规定值。

10、一种时刻调节方法，调节锁存比特流传输的数据的选通信号的时刻，其特征在于，该方法包括：

向所述选通信号提供可调节的延时的步骤；

根据被延时的所述选通信号，锁存包含于所述数据中的各比特数据的步骤；

在调节提供给所述选通信号的延时量的步骤，当将已知的校准图形作为所述数据输入的校准动作时，统计获取被锁存的输出锁存数据，并调节所述延时量使得1和0中某一个的出现概率近似规定值。

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