KR101107849B1 - 클록 및 데이터 복구 방법과 장치 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000011084 recovery Methods 0.000 title claims description 22
- 230000007704 transition Effects 0.000 claims abstract description 125
- 238000012545 processing Methods 0.000 claims abstract description 20
- 239000000872 buffer Substances 0.000 claims description 24
- 230000010355 oscillation Effects 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 7
- 230000010363 phase shift Effects 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 2
- 238000003672 processing method Methods 0.000 claims 3
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 26
- 230000000630 rising effect Effects 0.000 description 15
- 238000013459 approach Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000001914 filtration Methods 0.000 description 7
- 238000005070 sampling Methods 0.000 description 7
- 238000012935 Averaging Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000003909 pattern recognition Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000003362 replicative effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/50—All digital phase-locked loop
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- H—ELECTRICITY
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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Abstract
기본 클록 신호에 의해 설정된 속도로 데이터를 전달 중인 직렬 데이터 스트림을 프로세싱하는 방법으로서, 본 방법은 직렬 데이터 스트림내의 전이들의 시퀀스에 대한 전이들 각각을 타임-스탬핑함으로써 타임-스탬프들의 시퀀스를 발생시키는 단계; 및 타임-스탬프들의 시퀀스에 적어도 부분적으로 기초하여, 직렬 데이터 스트림으로부터 데이터를 복구하는 단계를 수반한다.
Description
본 출원은 2003년 3월 4일에 출원된 미국 가명세출원 제 60/451,799호에 대한 우선권을 주장한다.
본 발명은 직렬 데이터 스트림으로부터 클록 및 데이터 정보를 복구하는 방법들 및 장치에 관한 것이다.
전자 장치들은 데이터를 직렬로 전송하는 다수 인터페이스들을 포함한다. 일부 예들로는 USB, 이더넷, 파이어와이어, 및 램버스를 들 수 있다. 이러한 인터페이스들은 수신기에서 안전하게 포착되어야 하는 높은 비트 속도들을 가진다. 대부분의 수신기들은, 디코딩 전에 직렬 데이터를 샘플링하기 위한 직렬 비트 속도로 클록을 발생시킨다. 이를 위해, 대부분의 수신기들은 통상적으로, 수신된 직렬 신호내에서 클록 신호를 찾아내기 위해 PLL(phase-locked loop) 회로를 사용한다. 그 다음, 이들은, 직렬 비트 속도이지만 직렬 데이터가 안정할 때 직렬 데이터를 샘플링하기 위해 위상 오프셋되어 있는 동기 클록을 사용하여 수신된 직렬 데이터를 시프트 레지스터로 클로킹(clocking)한다. 소정 임계치 이상으로 샘플링된 직렬 데이터는 1이고 그러한 임계치 미만으로 샘플링된 직렬 데이터는 0이다.
이 방법은, 100 MHz미만과 같은, 낮은 비트 주파수들에서 제대로 작용하는데, 누적된 타이밍 오차들이 여전히 정확한 시간 근처에서 클록 에지를 발생시킬 것이기 때문이다. 100 MHz보다 높은 주파수들에서는, 프로세스, 온도, 또는 전압 변화들로 인한 직렬 샘플링 클록의 타이밍 변동이 부정확한 데이터 샘플링을 초래할 수 있다.
일반적으로, 일 태양에서, 본 발명은 기본 클록 신호에 의해 설정된 속도로 데이터를 전달 중인 직렬 데이터 스트림을 프로세싱하는 방법에 특징이 있다. 본 방법은, 직렬 데이터내의 전이들의 시퀀스에 대한 전이들 각각을 타임-스탬핑(time-stamping)함으로써, 타임-스탬프들의 시퀀스를 발생시키는 단계; 및 타임-스탬프들의 시퀀스에 적어도 부분적으로 기초하여, 직렬 데이터 스트림으로부터 데이터를 복구하는 단계를 수반한다.
다른 실시예들은 다음의 사양들 중 하나 이상을 포함한다. 본 방법은 또한, 동일한 주파수지만 실질적으로 동일한 양만큼 위상차가 있는 복수개의 발진 신호들을 발생시키는 단계를 수반하고, 직렬 데이터 스트림내의 전이들의 시퀀스에 대한 전이들 각각을 타임-스탬핑하는 단계는 그러한 전이 시간에 상기 복수개의 발진 신호들의 상태를 포착하는 단계를 수반한다. 본 방법은 또한, 기준 클록 신호를 공급하는 단계; 및 기본 클록 신호내의 전이들의 시퀀스에 대한 전이들 각각을 타임-스탬핑함으로써, 타임-스탬프들의 제2 시퀀스를 발생시키는 단계를 포함하는데, 이 경우, 기본 클록 신호 및 데이터를 복구하는 단계는 타임-스탬프들의 앞서 언급한 제 1 시퀀스 및 타임-스탬프들의 제 2 시퀀스 모두에 기초한다. 본 방법은 추가적으로, 동일한 주파수지만 실질적으로 동일한 양만큼 위상차가 있는 복수개의 발진 신호들을 발생시키는 단계를 포함하는데, 이 경우, 직렬 데이터 스트림내의 전이들의 시퀀스에 대한 전이들 각각을 타임-스탬핑하는 단계는 그러한 전이 시간에서 상기 복수개의 발진 신호들의 상태를 포착하는 단계를 수반한다. 또한, 기준 클록내의 전이들의 시퀀스에 대한 전이들 각각을 타임-스탬핑하는 단계는 그러한 전이 시간에서 상기 복수개의 발진 신호들의 상태를 포착하는 단계를 수반한다. 본 방법은, 복수개의 발진 신호들 중 특정한 하나가 완전한 주기를 반복한 횟수의 카운트인 랩 카운트(lap count)를 발생시키는 단계를 더 포함한다. 직렬 데이터 스트림내의 전이들의 시퀀스에 대한 전이들 각각에서 복수개의 발진 신호들의 상태를 포착하는 단계는 그러한 전이 시간에서 복수개의 발진 신호들 각각의 값 및 랩 카운트를 포착하는 단계를 수반한다.
또한, 다른 실시예들에서 발견되는 추가적 사양들은 다음을 포함한다. 본 방법은 또한, 직렬 데이터 스트림으로부터 복구된 데이터를 병렬화하는 단계를 포함한다. 직렬 데이터 스트림으로부터 복구된 데이터를 병렬화하는 단계는 복구된 직렬 데이터를 시프트 레지스터로 클로킹하는 단계 및 클로킹된 복구 데이터를 n 비트들의 그룹들로 병렬 출력하는 단계(n은 1보다 큰 정수)를 수반한다. 직렬 데이터 스트림으로부터 데이터를 복구하는 단계는, 직렬 데이터 스트림내의 전이들의 시퀀스에 대한 타임-스탬프들의 시퀀스에 적어도 부분적으로 기초하여, 기본 클록 신호를 동기화하는 단계 및 동기화된 클록 신호를 사용하여 직렬 데이터 스트림으로부터 데이터를 복구하는 단계를 수반한다.
일반적으로, 다른 태양에서, 본 발명은 기본 클록 신호에 의해 설정된 속도로 데이터를 전달 중인 직렬 데이터 스트림을 프로세싱하는 회로에 특징이 있다. 본 회로는 자유-동작 루프 발진기(free-running loop oscillator); 동작 중에 직렬 데이터 스트림을 수신하고 전이들의 시퀀스에 대한 전이들 각각에 대해 자유-동작 루프 발진기의 대응되는 상태를 그러한 전이의 타임-스탬프로서 포착하는 직렬 데이터 스트림 포착 모듈; 및 동작 중에 전이들의 시퀀스에 대해 포착된 상태에 적어도 부분적으로 기초하여, 직렬 데이터 스트림내의 데이터를 복구하는 데이터 복구 모듈로서, 전이들의 시퀀스에 대해 포착된 상태를 분석하는 프로세서 컴포넌트를 포함하는, 데이터 복구 모듈을 포함한다.
다른 실시예들은 다음 사양들 중 하나 이상을 포함한다. 본 회로는 또한, 동작 중에 기준 클록 전이들의 시퀀스인 기준 클록을 수신하고 기준 클록 전이들의 시퀀스에 대한 기준 클록 전이들 각각에 대해 자유-동작 루프 발진기의 상태를 포착하는 기준 클록 포착 모듈을 포함하는데, 이 경우, 프로세싱 모듈은 직렬 데이터 스트림내의 전이들의 시퀀스에 대해 포착된 상태와 함께 기준 클록 전이들의 시퀀스에 대해 포착된 상태를 사용하여 직렬 데이터 스트림내의 데이터를 복구한다. 데이터 복구 모듈은 또한, 직렬 데이터 스트림을 수신하고 병렬 데이터를 출력하도록 구성되어 있는 시프트 레지스터 및 프로세서 컴포넌트로부터 수신되는 명령어들에 응답하여 시프트 레지스터를 위한 동기 클록을 발생시키는 클록 발생기를 포함한다. 본 회로는, 동작 중에 동기 클록을 수신하고 동기 클록 전이들의 시퀀스에 대한 전이들 각각에 대해 자유-동작 루프 발진기의 상태를 포착하는 동기 클록 포착 모듈을 더 포함하는데, 이 경우, 데이터 복구 모듈은 동기 클록 전이들의 시퀀스에 대해 포착된 상태를 사용하여 동기 클록에서의 바람직하지 못한 변화들을 정정한다. 데이터 복구 모듈은 추가적으로 제 2 직렬 데이터 스트림을 수신하여 대응되는 병렬 데이터를 출력하도록 구성되어 있는 제 2 시프트 레지스터, 동기 클록에 소정 위상차를 도입하여 위상-시프트된 동기 클록을 제 2 시프트 레지스터에 제공하는 지연 소자를 포함한다. 자유-동작 루프 발진기는 루프를 형성하기 위해 직렬로 접속되어 있는 복수개의 버퍼 스테이지들을 포함하는데, 복수개의 버퍼 스테이지들의 버퍼 스테이지들 각각은, 발진 중에 루프를 순환하는 신호에 실질적으로 동일한 양의 지연을 도입하고; 발진기는 또한, 각각이 버퍼 스테이지들 중 상이한 하나와 관련되어 그 버퍼의 상태를 지시하는 신호를 출력하는 복수개의 탭들을 포함한다.
본 발명의 하나 이상의 실시예들에 대한 세부 사항들이 첨부 도면들 및 다음의 설명에 기술되어 있다. 도면들에 대한 설명으로부터 그리고 청구항들로부터, 본 발명의 다른 특징들, 목적들, 및 이점들을 명백히 알 수 있을 것이다.
도 1은 자유-동작 루프 발진기를 사용하는 클록 및 데이터 복구 회로의 블록도이다.
도 2는 자유-동작 루프 발진기의 개략도이다.
도 3a는 도 3의 포착 모듈에 차분 탭 신호들(differential tap signals)을 제공하는 자유-동작 루프의 좀더 상세한 회로도이다.
도 3b는 도 3a의 회로에서 사용되는 버퍼 스테이지의 회로도이다.
도 3c는 도 3b의 버퍼 스테이지에서 사용되는 NAND 게이트의 회로도이다.
도 4는 포착 모듈의 회로도이다.
도 5a 내지 도 5c는 도 3에 도시된 포착 모듈의 동작을 예시한다.
도 6은 자유-동작 루프 발진기를 사용하는 다른 클록 및 데이터 복구 회로의 블록도이다.
상이한 도면들에서 동일한 참조 번호들이 사용되는 것은, 식별된 컴포넌트들이 동일하거나 유사하다는 것을 지시한다는 것에 주의한다.
고속 직렬 데이터를 수신하는 2가지 접근 방법들이 설명된다. 양자의 접근 방법들은, 모두가 참조로써 여기에 포함되어 있는, 2002년 4월 23일에 사정된 "Arbitrary Waveform Synthesizer Using a Free Running Oscillator"라는 명칭의 미국특허 제 6,377,094호 및 1998년 8월 11일에 사정된 "Free Loop Interval Timer and Modulator"라는 명칭의 미국특허 제 5,793,709호에 설명되어 있는 FRL(free-running loop) 기술을 이용한다. 제 1 접근 방법은 FRL 기술을 사용하여 샘플링 클록을 발생시킨다. 제 2 접근 방법은 FRT 기술을 사용하여 직렬 데이터의 전이들을 타임-스탬핑한 다음 타임-스탬프들로부터의 데이터를 디코딩한다. 이러한 접근 방법들 모두는, PCIexpress에서 사용되는 바와 같이, 다수의 동시 직렬 신호들을 수신하도록 확장될 수 있다.
클록 및 데이터 복구 회로: 개요
도 1을 참조하면, 제 1 실시예의 클록 및 데이터 복구 회로(10)는 다른 신호를 타임-스탬핑하며 소정 클록 파형을 발생시키기 위해 출력 신호들의 어레이(13)를 발생시키는 자유-동작 루프 발진기(12)를 포함한다. 자유-동작 루프는 버퍼들 사이의 출력 탭들과 직렬로 접속되어 있는 버퍼들의 시퀀스이다. 버퍼들은, 각 버퍼를 통과 중인 전이 신호에, 미공지이지만 소량인 지연을 도입하는 지연 소자들로서 기능한다. 버퍼들은 폐루프로 접속됨으로써, 버퍼들의 시퀀스를 통해 전파 중인 전이 신호(또는 상태 변화)는 루프의 시작으로 피드백되어 전이 신호가 계속해서 루프 주변을 순환하게 한다. 자유-동작 루프는 또한, 전이 신호가 루프 주변에서 몇번이나 완전 회로를 형성했는지를 추적하는 카운터를 포함한다. 따라서, 임의 시점에서, 루프내의 버퍼들의 상태는 전이 신호의 로케이션을 지시한다. (그러한 로케이션 + 랩 카운트)는, 자유-동작 루프의 상태가 마지막으로 측정된 이후로 신호가 얼마나 멀리 이동했는지를 지시한다. 따라서, 탭들상의 신호들을 판독하는 것에 의해 획득될 수 있는 (랩 카운트 + 버퍼들의 상태)는 시간의 편리한 측정치를 제공한다. 시간을 지정하는 단계는, 클록 신호 또는 데이터 신호의 전이와 같은, 이벤트의 발생시에, 그 이벤트가 발생한 때를 표시하기 위해, 그와 같은 정보를 포착하는 단계를 수반한다.
클록 및 데이터 복구 회로(10)는, 각각이 자유-동작 루프(12)로부터의 출력 신호(즉, 탭들의 어레이상의 신호들 + 랩 카운터)를 수신하는 3개의 포착 모듈들(14, 16 및 18)을 포함한다. 각각의 포착 모듈(14, 16, 및 18)은 관련 입력 라인 을 통해 수신되는 상이한 입력 신호에 응답한다. 입력 신호들은, 포착 모듈에 의해 타임-스탬핑될 신호들이다. 개개 입력 신호가 전이를 겪을 때마다, 그것은 포착 모듈로 하여금 자유-동작 루프의 상태를 그러한 전이의 타임-스탬프로서 포착하게 한다. 따라서, 전이들의 시퀀스를 수신하는 것에 응답하여, 포착 모듈은 그러한 시퀀스내의 전이들에 대한 타임-스탬프들의 스트림을 출력한다.
포착 모듈들(14, 16 및 18) 각각은 발생된 타임-스탬프들의 시퀀스를 클록 발생기 대수 모듈(20;clock generator algebra module)로 전달한다. 일반적으로, 프로그램된 프로세싱-기반 모듈(예를 들어, 상태 머신 또는 마이크로프로세서)인 클록 발생기 대수 모듈(20)은, 직렬 데이터 스트림내의 클록 신호를 식별하기 위해, 수신된 타임-스탬프들의 다수 스트림들을 분석한 다음, 클록 발생기(22)로 하여금 직렬 데이터 스트림과 동기된 클록 신호(24)를 발생하게 한다. 클록 발생기 대수 모듈(20)은 또한, 수신된 타임-스탬프들을 사용하여 발생된 클록 신호(24)의 안정도를 모니터링하고 발생된 클록 신호를 변경시켜 공급 전압들, 온도, 및 다른 환경 파라미터들로 인한 클록 발생기(22)의 성능 변화를 보상한다.
포착 모듈(14)은 자유-동작 클록을 교정하기 위한 정보를 제공한다. 포착 모듈(14)은 그것의 입력으로서, 주기가 정확하게 공지되어 있는 안정한 기준 클록(9)을 수신한다. 기준 클록의 수신에 응답하여, 포착 모듈(14)은, 클록 발생기 대수 모듈(20)내의 (나타내지 않은) 루프-평균화 모듈(15)에 의해 자유-동작 루프상의 탭들 사이의 시간 간격이 정확하게 계산될 수 있는 타임-스탬프들의 스트림을 발생시킨다. 본질적으로, 루프 평균화 모듈(15)은 기준 신호에서 2개의 연속적인 양 전이들(positive transitions)에 대한 타임-스탬프들을 취해, 그러한 2개 타임-스탬프들의 오차를 계산하고, 계산된 오차를 기준 클록의 공지된 주기로 나눈다. 결과는, 하나의 탭에서 후속 탭으로 전이가 이동하는데 걸리는 시간(즉, 매 탭당 시간) 관점에서의 탭들간의 간격에 대한 정확한 측정치이다.
다른 방법으로, 사용자가 동기되어야 하는 클록의 주파수를 알고 있고 그러한 정보를 대수 모듈에 제공한다면, 탭들의 간격에 대한 계산은 회피될 수 있다. 따라서, 동기 클록에서의 전이들을 구별하는 탭들의 수는 간단하게, 기준 클록에서 전이들을 구별하는 탭들의 수 * 기준 클록의 주파수에 대한 동기 클록의 주파수 비로서 특정될 수 있다. 그 비가 엄밀하게 정확하지는 않은 것으로 판명되면, 대수 모듈은 동작하는 동안 대략적인 조정들을 수행할 수도 있다.
포착 모듈(16)은, 클록 및 데이터 복구가 수행 중인 직렬 데이터 스트림에 관한 정보를 제공한다. 좀더 구체적으로, 포착 모듈(16)은 직렬 데이터 신호에서 검출된 전이들을 타임-스탬핑한다. 그 다음, 클록 발생기 대수 모듈(20)은, 포착 모듈(14)로부터의 입력과 함께, 이 정보를 사용하여, 직렬 데이터 스트림내의 데이터를 정확하게 샘플링하기 위해, 직렬 데이터 스트림내의 클록 신호와 동기되고 대략적으로 위상 시프트된 동기 클록 신호를 구성하는데 필요할 전이들의 타이밍을 계산한다. 계산된 타이밍 정보에 기초하여, 대수 모듈(20)은, 클록 발생기(22)로 하여금 자유-동작 루프(12)에 의해 출력되고 있는 적절한 전이들을 선택하게 함으로써, 직렬 데이터 스트림에 대한 동기 클록(24)을 구성한다.
이러한 동기 클록(24)은, 직렬 데이터 스트림으로부터의 데이터를 레지스터 로 클로킹하는 시프트 레지스터(30)에 공급된다. 시프트 레지스터(30)는 저정된 데이터를 병렬 데이터(즉, 2, 4, 8, 16, 또는 그 이상의 비트들일 수 있는 n 비트들의 그룹들)로서 출력하고 그러한 데이터에 대해 병렬 클록 신호도 제공한다.
클록이 동기된 상태에서, 미리 공지될 수 없는 온도 및 전압 변동이 존재할 수 있다. 이러한 변동은, 그러한 파라미터들(즉, PVT)의 변화들로 인한 회로들의 성능 변화들로 인한 것일 수도 있다. 이러한 변동은 통상적으로 미리 예측될 수 없기 때문에, 대수 모듈(20)은 그것에 대한 보상을 미리 계산할 수 없다. 따라서, 이러한 변화들로 인해 초래되는 타이밍 오차들을 제거하기 위해, 포착 모듈(18)은 동기 클록을 타임-스탬핑하고 그러한 정보를 대수 모듈(20)에 제공한다. 이러한 타임-스탬프들을 동기 클록의 예상 타이밍과 비교하는 것에 의해, 대수 모듈(20)은 타이밍 변동들을 검출하고 그에 따라 클록 발생기(22)의 제어를 조정한다. 즉, 대수 모듈(20)은, 전이들이 발생해야 할 때를 "알고" 있고, 전이들이 발생해야 할 때에 전이들이 발생한다는 것을 보장하기 위해 클록 발생기(22)로 송신되는 제어 신호들을 조정한다. 이러한 기술에 의해, 회로는 최종 단계(back end)에 대한 PVT의 영향들을 조정할 수 있다.
프로세싱, 클록 발생, 및 대수 블록에서의 필터링을 제어하기 위해서 뿐만 아니라 프로그램 가능한 지연 유닛에 프로그램 가능한 지연을 설정하기 위해서 CPU 인터페이스(31)가 존재할 수도 있는데, 그에 대해서는 후술된다.
이제는, 자유-동작 루프 발진기에서 시작해, 위에서 소개된 모듈들을 좀더 상세하게 설명한다.
자유-동작 루프 발진기
자유-동작 루프 발진기의 간단한 구현을 도시하는 도 2를 참조함으로써, 자유-동작 루프 발진기의 기본적인 동작 원리들을 알 수 있다. 자유-동작 루프 발진기(40)는 외부 리셋 신호를 위한 입력(42), (일반적으로는 44라고 하는) 일련의 지연 모듈들 또는 버퍼들(44(0), 44(1), ... 44(14), 및 44(15)), 하나 이상의 반전 소자(46)를 포함한다. 이 예에서는, 지연 모듈들이 비-반전형이므로, 입력에서의 양 전이가 출력에서의 위치 전이를 발생시킨다. 리셋 신호는 2가지 상태들, 즉, 리셋 상태 및 실행 상태를 가진다. 리셋 신호가 리셋 상태인 동안, 루프는 발진하지 않는다. 리셋 신호가 실행 상태로 전이할 때, 루프는 발진하기 시작한다. 상태에서의 전이 또는 변화는 제 1 지연 소자 모듈(44(0))을 통해 후속 지연 소자 모듈(44(1))의 입력으로 전파한다. 지연 소자 모듈의 입력에서 신호가 수신된 직후에, 신호는 대응되는 탭(0)으로 출력된다.
전이는, 그것이 후속적으로 탭(1)에 나타나는 후속 지연 모듈(44(1))까지 계속 전파된다. 이것은, 전이가 각각의 연속적인 지연 소자 모듈(44)을 통과하는 것으로서 계속된다. 임의 시점에서 탭들의 집합에 대한 출력들을 조사하는 것에 의해, 전이가 시퀀스의 어디에 위치하는지를 알 수 있다.
"루핑" 효과("looping" effect)를 발생시키기 위해, (예를 들어, 지연 소자 모듈(44(14))로부터) 하나의 전이가 선택되고 반전 소자(46)를 통해 제 1 지연 소자 모듈(44(0))의 입력으로 피드백된다. 이 예에서는, 그것이 지연 소자 모듈들(44(14) 및 44(0)) 사이에서 접속된 것으로 도시되어 있지만, 다른 구성들이 사용 될 수도 있다. 목적은, 루프에서의 발진을 유지시키는 양의 피드백을 제공하는 것이다.
루프 발진기는 또한, 랩 카운터 모듈(50)을 포함한다. 랩 카운터 모듈(50)은, 전이 에지들이 지연 소자 모듈(44(0))을 통과할 때 그들을 수신하기 위해 제 1 지연 소자 모듈(44(0))에 전기적으로 접속되어 있다. 랩 카운터 모듈은 2개의 카운터들, 즉, 양 에지 카운터(52(1)) 및 음 에지 카운터(52(2))를 포함한다. 양 에지 카운터(52(1))는, 양 에지 전이(예를 들어, 논리 로우에서 하이로의 전이)가 지연 소자 모듈(44(0))을 통과할 때마다 1을 계수한다. 음 에지 카운터(52(2))는, 음 에지 전이(예를 들어, 논리 하이에서 로우로의 전이)가 지연 소자 모듈(44(0))을 통과할 때마다 1을 계수한다. 따라서, 음 에지 카운터(52(2))는 양 에지 카운터(52(1))와 180°의 위상차가 난다. 2개 카운터들이 사용됨으로써, 하나의 카운터가 업데이트되고 있는 동안, 다른 모듈들은, 랩 넘버를 판정하기 위해 안정하고 정확한 또 하나의 카운터에 액세스한다는 것이 보장된다.
양 전이에 대한 전파 시간은 일반적으로 음 전이에 대한 전파 시간과 상이하다는 것이 밝혀져 있다. 따라서, 루프 주변에서 좀더 일관된 전파 시간들을 발생시키기 위해서는, 다음에서 언급되는, 항상 양자의 에지 유형들이 발생되는 유형의 차분 설계를 사용하는 것이 유용하다. 차분 설계는 각각의 지연 소자 모듈에 반전 소자를 포함하고, 하나는 상승 에지이고 또 하나는 하강 에지인 차분 출력들을 제공한다. 이러한 접근 방법은 또한, 전원 공급에 대해 좀더 균일한 부하를 발생시킨다.
또한, 자유-동작 루프 발진기를 다른 방법으로는 저주파수 클록 신호의 16개 균등 간격 위상들을 발생시키는 것으로 볼 수도 있다. 각각의 위상은 선행 위상으로부터, 자유-동작 루프의 2개 탭들간의 지연과 동일한 양만큼 시프트된다.
포착 모듈들
상술된 바와 같이, 포착 모듈들은, 그렇게 하도록 트리거될 때, 자유-동작 루프 발진기의 탭들상의 출력들(즉, 상태)을 포착한다. 상승 에지를 검출하는 것이 대개는 하강 에지를 검출하는 것과는 약간 상이한 결과들을 발생시키는 경향이 있기 때문에, 자유-동작 발진기에 대해 설명된 실시예에서의 각 지연 소자 모듈이 실제로는, 순환 중인 전이 신호에 응답하여 상승 에지 출력 신호 및 하강 에지 출력 신호 모두를 출력하도록 설계된다. 즉, 각 지연 소자 모듈은 양 유형의 신호들을 출력하기 위해 차분 쌍의 출력 라인들을 가진다. 이로 인해, 포착 모듈은, 각 지연 소자 모듈에서의 차분 쌍 중 정확한 라인을 적절하게 선택하는 것에 의해, 상승 에지를 항상 포착할 수 있게 된다.
도 3a를 참조하면, 차분 출력들을 가진 자유-동작 루프 발진기는 루프로 접속되어 있는 16개 버퍼 스테이지들(60)을 포함한다. 각각의 버퍼 스테이지는, 그 스테이지에 대한 차분 출력 쌍을 구성하는 2개의 출력들(62(1) 및 62(2))을 포함한다. 버퍼 스테이지의 내부 설계는, 회로 소자들에 대한 기존 심볼들을 사용하여 도 3b에 도시되어 있다. 도 3c에는 NAND 게이트들의 내부 구조가 도시되어 있다. 도 3a-도 3c에 도시되어 있는 자유-동작 루프 발진기에서, 에지는, 루프가 동일한 조건으로 되돌아가기 전에 반드시 루프를 2번 통과해야 한다.
자유-동작 루프 발진기는, 각각이 이전 탭으로부터 유사한 지연량만큼 떨어져 있는 16개 지연 탭들을 가진다. 각각이 이전 출력으로부터 반전만큼 떨어져 있는, [0]...[15]으로 레이블링되어 있는 16개 출력들이 존재한다. 먼저 라인[0]상에 상승 에지로서 나타나는, 루프 회로를 통과 중인 전이가 다음에 라인[1]에서는 하강 에지로서 나타난 다음, 라인[2]에서는 다시 상승 에지로 나타나는 식이다. 16개 제 1 라인들([0]...[15])상의 대응되는 신호들에 대한 보수들(complements;나머지 한쪽들)을 출력하는 [16]...[31]로 레이블링된 16개의 다른 출력들이 존재한다. 즉, 출력들([N] 및 [N+16];여기서, N = 0...15)은 차분 쌍들을 형성하는데, 출력([N+16])은 출력([N])에서의 신호에 대한 보수이다. 따라서, 적절하게 설계된 포착 회로를 사용함으로써, 상승 에지 신호들을 모니터링하는 것에 의해 루프의 상태를 검출하는 것이 항상 가능해짐으로써, 상승 에지 신호들과 하강 에지 신호들을 번갈아가며 모니터링하는 것에 의해, 초래될 수 있는 오차들이 측정치들에 도입되는 것을 방지할 수 있다.
일반적으로, 각각의 포착 모듈은, 입력 신호를 그것의 클록으로 사용하는 레지스터를 포함한다. 입력의 전이(통상적으로 양 에지 전이)시에, 레지스터는 자유-동작 발진기의 상태를 저장 또는 "포착"한다. 설명된 실시예에서, 레지스터는, 11개 비트들이 랩 카운터의 값을 위해 사용되고 4개 비트들이 16개 탭들을 표현하는데 사용되는 16-비트 데이터 워드를 저장한다. 이러한 4개 비트들은, 포착시 전이가 통과된 마지막 탭을 표현하는, 탭들의 상태를 위해 사용된다. 1 비트는, 전이가 제 1 지연 소자 모듈을 통과할 때의 전이 상태(즉, 양 에지 또는 음 에지)를 표현하는데 사용된다. 그 비트는, 대수 모듈에 의해 선택된 전이 에지가 양 에지인지 아니면 음 에지인지 그리고 동기 클록을 구성할 때 스위칭 모듈에 의해 반전되어야 하는지의 여부를 지시한다.
도 4에는 자유-동작 루프 발진기의 차분 출력들과 함께 사용되는 포착 모듈(80)의 설계에 대한 좀더 상세한 도면이 도시되어 있다. 포착 모듈(80)은, 자유-동작 루프 발진기의 차분 출력 라인들상의 신호들을 포착하기 위해, D 플립-플롭들의 어레이로 이루어진 포착 레지스터(82)를 포함한다. 어레이는, 비-반전 신호가 그것의 출력으로서 선택되는 16개의 D 플립-플롭들(84) 및 반전 출력 신호가 그것의 출력으로서 선택되는 16개의 D 플립-플롭들(86)을 포함한다. 16개의 비-반전 D 플립-플롭들 각각은 16개 출력들([0]...[15]) 중 대응되는 상이한 하나로부터 그것의 신호를 수신하고 반전 D 플립-플롭들 각각은 16개 출력들([16]...[31]) 중 대응되는 상이한 하나로부터 그것의 신호를 수신한다. 포착 레지스터로 입력 중인 각 차분 쌍 라인들에 대해, 포착 레지스터로부터의 출력 라인들의 대응되는 쌍이 존재한다. 포착이 발생할 때, 차분 쌍 라인들의 신호들이 정착된 상태이고 안정하다면, 그러한 차분 쌍에 대응되는 포착 레지스터로부터의 2개 출력들은 동일한 값을 전달할 것이다.
D 플립-플롭들의 2개 어레이들에 대한 출력들을 통해 적절한 신호들을 선택하기 위해, 각각이 포착 레지스터를 형성하는 상이한 대응 쌍의 출력 라인들로부터 입력을 수신하는, 16개의 메이크-비포-브레이크 MUX들(88)의 어레이가 존재한다. 이들 MUX들은, 포착 레지스터로부터의 2개 출력 신호들이 동일하지 않을 때마다 항 상, 상승 에지 신호를 자유-동작 발진기의 상태를 판정하기 위한 신호로서 선택하도록 제어된다. 대체적으로, MUX로의 2개 입력 신호들은 사실상 동일할 것이다. 자유-동작 발진기내의 에지로부터 벗어난 로케이션들에서, 발진기로부터의 출력 신호들은 정착되어 안정할 것이며, MUX들은 이들을 명백하게 포착할 것이다. 따라서, 자유-동작 루프상의 로케이션들에서, MUX로의 어떤 입력 신호가 출력 신호로 선택되는지는 중요하지 않다. 그러나, 자유-동작 루프내의 에지 부근에서는 그렇지 않을 수도 있다. 상승 에지들을 검출하는 것과 하강 에지들을 검출하는 것 사이의 차이로 인해 그리고 전이들 동안의 여타 불안정성들로 인해, 루프의 로케이션을 모니터링 중인 MUX로의 2개 입력 신호들이 상이할 것이다. 따라서, MUX로의 선택 라인은, 어떤 입력 신호를 선택할 것인지를 판정하기 위해, 루프에서 절반 정도 벗어나 있는 신호를 먼저 조사한다. 원리는, 루프에서 절반 정도 벗어나 있는 제어 신호가 안정할 것이므로 그 MUX로의 어떤 신호가 상승 에지 신호인지를 정확하게 판정하는데 사용될 수 있다는 것이다.
MUX들(88)의 출력들은 XNOR 게이트들(90)의 어레이에 입력들을 제공한다. 어레이의 각 XNOR 게이트는 2개의 인접 MUX들로부터의 출력 신호들을 조사한다. 본질적으로, XNOR 게이트들의 어레이는 MUX들의 어레이와 함께, 타임-스탬프가 포착되는 순간에 에지가 자유-동작 루프내의 어디에 있는지를 검출한다.
도 5a 내지 도 5c에 도시되어 있는 도표를 참조하여, 이러한 회로가 동작하는 방법을 이해할 수 있다. 이 차트들은 자유-동작 루프의 탭들(0 내지 6)에 대한 차분 출력들에서의 신호들 및 그러한 출력 신호들을 포착하고 프로세싱하는 D 플립 -플롭들, MUX들, 및 XNOR 게이트들의 출력들에서의 신호들을 나타낸다.
도 5a는, 전이가 탭(3)을 통과한 후 탭(4)에 도달하기 전(로케이션(100) 참고), 자유-동작 발진기의 탭들(0 내지 6)에 대한 출력들을 나타낸다. "출력"으로 레이블링되어 있는 로우의 2개 값들은 그 탭에 대한 차분 쌍에서의 신호들을 표현한다. 따라서, 예를 들어, 탭(0)의 출력([0]) 신호는 "0"이고 탭(0)의 출력([16]) 신호는 (즉, 제 1 지연 소자 모듈의 차분 쌍에 대한 나머지 출력은) "1"이다. 알 수 있는 바와 같이, 출력 신호들의 패턴은, 탭(4)에 이를 때까지 탭들을 따라 이동함에 따라, 0-1과 1-0 사이에서 교대한다. 전이가 탭(4)에 도달하지 않았으므로, 그것의 출력들에서의 패턴은 탭(3)의 출력들에 대한 패턴과 동일하다. 그러나 그 시점에서부터, 패턴은 다시 교대한다.
도 5a에 의해 도시된 예에서, D 플립-플롭들은, 전이가 루프의 로케이션(100)에 있을 때, 클로킹된다. 소정 탭과 관련된 각 쌍의 D 플립-플롭들에 대해, 출력 신호들은 1 1 또는 0 0으로 동일하다. 그리고, 한 쌍의 D 플립-플롭들로부터 다음으로 이동함에 따라, 그들의 출력 값들은, 한 쌍의 D 플립-플롭들에 대한 출력들이 바로 직전 탭(3)에서의 쌍에 대한 것과 동일한 탭(4)에 도달할 때까지, 0 0과 1 1 사이에서 교대한다. 이 역시, 전이가 아직 탭(4)에 도달하지 않았기 때문이다.
각 MUX들로의 2개 입력들이 동일하므로, MUX는 그 값들 중 하나를 출력한다. 그리고, XNOR 게이트들은, 인접한 2개 MUX들의 출력들이 동일한 때를 검출한다. 이 예에서, 탭(3)에 대해 관련된 XNOR 게이트가 1을 출력하는 것은, 루프의 상태가 포착되었을 때, 전이가 그 시점에서 자유-동작 루프 발진기에 있었다는 것을 지시한다.
도 5b는, 전이가 탭(4)는 통과했지만 아직 탭(5)에는 도달되지 않았을 때(로케이션(102)에서), 다양한 소자들에 대해 포착된 출력들의 상태를 나타낸다. 다양한 신호들의 해석은, 모든 것이 탭들의 간격과 동일한 양만큼 시간적으로 진행했다는 것을 제외하면, 도 5a와 관련하여 상술된 바와 마찬가지이다.
도 5c에는 좀더 흥미로운 예가 제시되어 있다. 이 경우, 전이는 탭(4) 근처에 있으며 차분 출력들 중 하나에 영향을 미쳤다. 상기한 바와 같이, 이것은, (그리 많지는 않지만) 상승 에지에 대한 회로의 응답이 하강 에지에 대한 회로의 응답과 간혹 상이하기 때문에, 발생할 수 있다. 따라서, 차분 쌍의 출력들은 동일하다(즉, 0 1 대신에 1 1). 그러한 신호들을 포착하는 한 쌍의 D 플립-플롭들의 출력들은 상이하다. 관련 MUX는, 현재 탭에서 8개 탭들 이전의 포착 레지스터에서의 반전 D 플립-플롭 값에 기초하여 이러한 신호들 중 하나를 선택한다. 이것은, 이 경우에서는 0 값인, 상승 에지에 대한 신호가 선택되도록 정렬된다. 일반적으로는, 탭에서 이러한 조건이 발생할 때마다, 불명료성이 존재하는 탭 이전의 탭으로부터 샘플링된 신호는, 어떤 값이 상승 에지 값에 대한 것인지를 MUX에 알려 줄 것이다.
XNOR 게이트들(90)의 어레이 출력들은 당업자들 사이에 공지되어 있는 유형의 디바운서 로직(92;debouncer logic)에 의해 프로세싱된다. D 플립-플롭들과 경로들 사이의 약간의 차이들이 "바운스"를 초래할 수 있으며, 그에 의해, 3(또는, 극단적인 경우들에서는, 5)에 나타날 에지가 루프에 위치하게 된다. 이것은, 이러한 문제점을 해결하며 제 1 에지를 "실제" 에지로서 가려내는 디바운서 로직에 의해 정정된다.
그 다음, 디바운서 로직(92)의 출력 신호들은 컨버터-소자 카운트 회로(94)에 의해 디코딩되어 지연 소자들의 단위들인 타임-스탬프의 2진 표현을 발생시킨다.
클록 발생기 대수 모듈
클록 발생기 대수 모듈(20)은, 하나 이상의 프로그램된 디지털 프로세서들에 의해 구현되는 데이터 프로세싱 모듈이다. 대수 모듈(20)은 외부의 기준 클록 신호(9) 및 포착 모듈들(14, 16, 및 18)로부터 타임-스탬프들의 시퀀스를 수신한다. 이러한 입력들을 사용하여, 클록 발생기 대수 모듈(20)은, 프로그램된 설정들에 기초하여, 스트림들을 분석하고 합성 클록의 주파수 및 위상이 무엇이어야 하는지를 계산한다. 이것은 또한, 자유-동작 루프 발진기에 의해 발생될 전이들 중 어떤 것이 합성 클록을 구성하기 위해 (랩 및 탭 로케이션에 의해) 선택되어야 하는지도 계산한다. 그리고, 이것은, 발생기 모듈 및 다른 내부 컴포넌트들내의 드리프트 및 다른 변화들을 보상하기 위해 전이 에지들의 선택에 어떤 변화들이 있어야 하는지를 계산한다. 이러한 계산들 모두를 수행하기 위해, 이것은 당업자들에게 공지되어 있는 기술들을 사용한다.
설명된 실시예에서, 대수 모듈(20)은 동기 클록의 2개의 후속 상승 에지들 및 대응되는 하강 에지들을 계산하기 위한 4개 채널들을 가진다. 4개 에지들을 병 렬로 계산하는 것에 의해, 대수 모듈(20)은 더 빠른 주파수에서 동작할 수 있으므로, 출력 신호는 더 높은 주파수일 수 있다. 물론, 소정 애플리케이션의 계산 요구 사항들에 따라, 더 많은 채널들이 사용될 수도 있다.
실제로, 대수 모듈이 포착 모듈들(14, 16, 및 18)로부터 수신하는 타임-스탬프들의 3개 시퀀스들을 분석하는데 필요한 계산량이 주어지면, 처리율은 더 높은 클록 속도들에서 쟁점이 될 수 있다. 더 높은 계산 부하들을 처리하기 위해서는, 계산 태스크들이 다수 프로세서들 사이에서 분산되어 병렬로 수행될 수 있는 다수 프로세서 아키텍처 형태로 더 많은 프로세싱 능력을 구현할 수도 있다. 다른 방법으로는, 직렬 데이터 스트림으로부터의 모든 타임-스탬프들이 요구되는 계산들을 수행하는데 필요한 것은 아니므로, 간단하게 직렬 데이터 스트림에 대한 타임-스탬프들 중 일부를 무시할 수도 있다(예를 들어, n번째마다 하나 취하기).
상술된 방법들은, 데이터 전이들에 대해 잡음이나 지터가 거의 없는 직렬 데이터 스트림에 대해 양호하게 동작한다. 그러나, 이런 기술들이 적용될 수 있는 많은 데이터 스트림들은 상당한 잡음 및 지터를 가진다. 2개의 적합한 예들로는, 광학 데이터를 판독하는 것으로부터 또는 RF 통신 애플리케이션들로부터 발생되는 직렬 데이터 스트림들을 들 수 있다. 이러한 애플리케이션들의 경우, 이러한 신호 품질 문제점들의 부정적인 영향들을 감소시키기 위해 수신 데이터의 필터링을 수행해야 할 것이다. 이러한 필터링 중 일부, 예를 들어, 직렬 타임-스탬프들과 예상 타임-스탬프들간의 오차들을 평균하기는 클록 발생기 대수 모듈(20)에 의해 수행될 수 있다. 이러한 스테이지에서의 필터링은 루프 속도 대 기준 클록을 좀더 정확하 게 포착하는데도 도움이 될 것이다.
클록 발생기 모듈
클록 발생기 모듈(22)은, 자유-동작 루프의 탭들이 접속되는 (나타내지 않은) 내부 스위칭 모듈을 포함한다. 이것은, 상술된 미국특허 제 6,377,094호에서와 같이 동작한다. 일반적으로, 대수 모듈(20)은, 동기 클록을 계산하는데 사용되어야 하는 계산된 전이 에지들을 클록 발생기 모듈(22)로 전송한다. 이처럼 대수 모듈(20)로부터 전송된 정보는 내부 스위칭 모듈의 동작을 제어함으로써, 내부 스위칭 모듈이 동기 클록을 구성하기 위한 자유-동작 루프 발진기의 탭들을 정확하게 선택하게 한다.
추가 회로
때때로, 송신자는, 모두가 수신되고 샘플링되어야 하는, 다수 레인들(lanes)의 직렬 데이터를 전송할 것이다. 통상적으로, 다수 레인들의 직렬 데이터가 동일한 송신자로부터 유래할 경우, 이들 모두는, 각 레인에 대해 상이한 소정량만큼 위상-시프트되어 있을 수도 있다는 것을 제외하면, 동일한 클록을 사용한다. 위상 시프트 정보가 수신자에게로 통신될 수 있거나 어떤 방법으로 유도될 수 있다면, 상술된 방법 및 회로는, 단순히 적절한 수의 시프트 레지스터들(32) 및 프로그램 가능한 지연 유닛들(34)을 추가하는 것에 의해, 용이하게 다수 레인들의 직렬 데이터를 수신하도록 확장될 수 있다. 프로그램 가능한 지연 유닛(34)은 클록 발생기(22)로부터 동기 클록의 카피를 수신하고, 그것을 소정량만큼 위상 시프트하여, 대응되는 레인으로부터의 직렬 데이터를 클로킹하기 위한 시프트 레지스터(32)에 공 급한다.
한편, 나머지 레인들에 대한 클록들이 동일하지 않거나 위상 시프트들이 미공지 또는 쉽게 판정될 수 없는 경우라면, 간단하게, 상술된 접근 방법을 사용하여 각각의 채널에 대해 개별적으로 클록을 복구하고 수신 데이터를 샘플링할 수 있다. 이것은, 수신될 각각의 추가 레인의 직렬 데이터에 대해 포착 모듈들(16 및 18) 및 클록 발생기(22)를 복제한다는 것을 의미한다.
직렬 데이터 스트림을 수신하고 샘플링하기 위한 완전 시스템에 포함될 다른 회로가 존재한다. 그러한 추가 회로는 당업자들에게 널리 주지되어 있으므로, 여기에서는, 좀더 관련성이 있는 몇 개 컴포넌트들만을 지적할 뿐, 부연하지 않을 것이다.
예를 들어, 클록 및 데이터 복구 회로 이전에 위치하여, 수신 신호를, 그것이 클록 및 데이터 복구 회로로 전달되기 전에 프로세싱하는 회로가 존재한다. 통상적으로, 예를 들어, 케이블을 통한 것일 수 있는 수신 신호는 아주 낮은 전압이며 포착 회로들의 플립-플롭들을 클로킹하기에 충분한 스윙을 갖지 않는다. 따라서, 증폭될 필요가 있다. 또한, 이것은 대개, 그것이 전송되고 있는 매질에 대해 좀더 호환적일 수 있도록, 다른 형태, 예를 들어, 차분 신호로서 전송된다. 그러한 형태들은 표준적인 2진 형태로 변경될 필요가 있다. 전단 회로(front-end circuitary)는 대부분, 이러한 프로세싱 중 일부를 수행하는 아날로그 인터페이스이다. 이것은 수신 신호를 그것의 전송 형태로부터, 다운스트림 회로를 위한 충분한 전압 스윙의 명백한 파형을 가진 표준 2진 형태로 변환한다. 이것은 또한, ESD(electrostatic discharge) 보호 회로, 자동 이득 및 오프셋 제어 회로, 그리고 사전 필터링 회로를 포함한다.
통상적으로는, 클록 및 데이터 복구 회로의 뒤를 따르며 2진 비트 스트림의 검출된 오차들을 정정하기 위한 피드백 제어를 제공하는 최종 단계 회로(backend circuitary)도 존재할 것이다. 예를 들어, 샘플링된 신호들 중 어떤 것이 1이고 어떤 것이 0인지를 판정하는 전단의 아날로그 회로는, 그러한 프로세스에서의 오차들을 발생시키는 바람직하지 못한 오프셋을 가질 수도 있다. 많은 시스템들에서는, 2진 데이터가, 소정 시간내의 1들의 수 및 0들의 수가 동일한 형태로 전송된다. 최종 단계 회로가, 이들이 동일한 갯수로 표시되지 않는다는 것을 검출하면, 그것은 전단 회로에서의 오프셋 오차를 지시할 수도 있다. 따라서, 최종 단계 회로는, 이러한 문제점을 정정하는데 사용되는 오프셋을 조정한다. 이것은 또한 샘플링된 데이터에서, 다른 자동 조정들이 수행되어야 한다는 것을 제안하는, 다른 패턴들을 검출할 수도 있다.
또 하나의 클록 및 데이터 복구 시스템
도 6에 도시되어 있는 제 2 실시예에서는, 모든 작업이 디지털로 수행된다. 즉, 도 1에 도시된 회로와 관련하여 설명된 바와 같이, 직렬 데이터를 시프트 레지스터로 클로킹하기 위해 동기 클록을 발생시키는 대신에, 기준 클록 및 직렬 데이터 스트림(들)에 대한 모든 타임-스탬프들은 병렬 클록 발생기 및 데이터 디코더 대수(90)에 의해 디지털 프로세싱되어 수신 데이터 및 수신 신호로부터 요청되는 다른 정보를 추출한다. 클록은, 예를 들어, 타임-스탬프들의 통계적 평균화를 사 용하는 것에 의해 복구되고, 데이터는 직렬 데이터 스트림 및 기준 클록 신호에 대한 타임-스탬프들로부터 데이터를 계산하는 공지의 다른 기술들을 사용하는 것에 의해 복구된다.
통상적으로, 양 극성들의 모든 전이들이 포착된다(즉, 타임-스탬핑된다). 데이터 디코더 대수는 병렬 클록 발생 대수와 함께 작용하여 신호 전이 타임-스탬프들을 디지털 필터링하고 데이터를 수신한다. 직렬 입력에서의 예상되는 전이 패턴들에 따라, 타임-스탬프 평균화 및 패턴 인식과 같은, 다양한 디지털 필터링 기술들이 사용될 수 있다. 데이터는 발생된 데이터 클록으로써 병렬 인터페이스를 통해 출력된다.
"잡음"이 있는 수신 신호 전이들의 타임-스탬프들을 찾아내는데 사용될 수 있는 다양한 필터링 개념들이 존재한다. 예를 들어, 직렬 인터페이스에 대한 스펙들로부터, 수신 신호에서의 전이들간의 정상 시간은 공지되어 있으므로, 이상적인 값들로부터 각각의 타임-스탬프에 대한 오차가 판정될 수 있다. 경향들을 찾아내기 위해 시간 오차들이 프로세싱될 수 있는 방법의 3가지 예들은 다음과 같다.
1. "이상적 신호"가, 평균적으로, 수신 신호보다 약간 빠르거나 약간 느리다면, 비트 속도들을 매칭하기 위해 이상적 신호는 정정될 수 있다.
2. 오차들은 또한, 예를 들어, 60 Hz AC 잡음이 신호에 결합될 때와 같이, 주파수 변조들에 대해 분석될 수도 있다. 그런 경우, 변조는 모델링되고, 예측되어, 수신 신호를 발생시키기 전에 타임-스탬프들로부터 삭제될 수 있다.
3. 오차들이, 0에서 1로의 전이들이 1에서 0으로의 전이들보다 빠르거나 느 린 경향을 보인다면, 인터페이스의 수신된 임계 전압이 이러한 오차를 제거하도록 조정되거나, 이러한 영향이 모델링되고, 예측되어, 제거될 수도 있다.
도 1에 의해 도시된 접근 방법에서와 같이, 이 회로는, 포착 블록들(92) 및 추가 병렬 출력들(94)을 추가하는 것에 의해 다수 직렬 채널들을 지원하도록 확장될 수 있다.
도 6에 의해 표현된 접근 방법은, 고속 클록이 발생될 필요가 없는 이점을 가진다. 대신에, 병렬 데이터를 위한 저속 클록만이 필요할 것이다. 또한, 디지털 프로세싱을 통해 펑크션들을 수행하는 것은 신호에서의 문제점들을 정정할 수 있는 그리고 동적으로 그렇게 할 수 있는 훨씬 더 큰 가능성을 제공한다. 따라서, 샘플링 시간이 판정될 수 없을 정도로 직렬 데이터의 신호 품질이 불량하거나, 샘플링 플립-플롭에 대한 셋업 및 유지 시간들이 안정적으로 충족될 수 없을 때, 또는 다수 인터페이스 표준들이 하나의 인터페이스에 의해 관리되어야 할 때, 이 접근 방법이 특히 적절할 수 있다.
실제적인 문제로서, 상술된 회로가 집적 회로 칩상에 구현될 경우, 포착 모듈들은, 이들이 동일한 전기적 환경을 접하게 되는 경향을 가지며 동일한 프로세스 파라미터들을 좀더 밀접하게 공유하게 되도록, 물리적으로 서로 인접하게 배치되는 것이 바람직하다. 즉, 그러한 설계 선택들이, 칩이 노출될 수 있는 상이한 동작 및 환경 조건들하에서, 이러한 모듈들이 성능에 있어 서로를 밀접하게 추적할 것이라는 것을 좀더 확실하게 보장한다는 것이 중요하다.
다음의 청구항들내에는 다른 실시예들이 존재한다. 예를 들어, (신호의 16 개 등간격 위상들을 발생시키기 위해) 16개 탭들을 가진 자유-동작 루프 발진기를 도시하였지만, 더 적은 탭들(예를 들어, 4개 탭들) 또는 더 많은 탭들(예를 들어, 32 탭들)을 사용할 수도 있다. 사용되는 탭들의 수는, 클록 발생기 대수 모듈에서 얼마나 많은 프로세싱을 수행하고자 하는지 그리고 랩 카운터가 어느 정도 고속인지에 의존한다. 더 적은 탭들은 더 빠른 랩 카운터를 필요로 하고 더 많은 탭들은 더 큰 프로세싱 능력을 필요로 하다.
또한, 여기에서 설명된 방법들 및 회로들은, 모두가 앞서 언급된, 광학 저장 장치로부터의 또는 RF 통신으로부터의 직렬 데이터 프로세싱을 수반하는 애플리케이션을 포함하여, 직렬 데이터 스트림들로부터의 클록 및 데이터 복구를 요하는 광범위하고 상이한 애플리케이션들에 사용될 수 있다.
Claims (18)
- 기본(underlying) 클록 신호에 의해 설정된 속도로 데이터를 전달하는 직렬 데이터 스트림을 프로세싱하는 방법에 있어서,동일한 주파수이며 실질적으로 동일한 양만큼 위상 분리되어 있는 복수 개의 발진 신호들을 발생시키고;전이(transition) 시에 상기 복수 개의 발진 신호들의 상태를 포착하는 것에 의해 상기 직렬 데이터 스트림 내의 전이들의 시퀀스에 대한 상기 전이들 각각을 타임-스탬핑함으로써, 제1 타임-스탬프들의 시퀀스를 발생시키며;상기 제1 타임-스탬프들의 시퀀스에 적어도 부분적으로 기초하여, 상기 직렬 데이터 스트림으로부터 상기 데이터를 복구하는 것을 포함하는 직렬 데이터 스트림 프로세싱 방법.
- 삭제
- 제 1 항에 있어서,기준(reference) 클록 신호를 공급하고;상기 기준 클록 신호 내의 전이들의 시퀀스에 대한 상기 전이들 각각을 타임-스탬핑함으로써, 제2 타임-스탬프들의 시퀀스를 발생시키며;상기 제1 타임-스탬프들의 시퀀스 및 상기 제2 타임-스탬프들의 시퀀스에 적어도 부분적으로 기초하여, 상기 직렬 데이터 스트림으로부터 상기 데이터를 복구하고, 상기 기본 클록 신호를 복구하는 것을 더 포함하는 직렬 데이터 스트림 프로세싱 방법.
- 삭제
- 제 3 항에 있어서, 상기 기준 클록 내의 전이들의 시퀀스에 대한 상기 전이들 각각을 타임-스탬핑하는 것은 그 전이 시에 상기 복수 개의 발진 신호들의 상태를 포착하는 것을 포함하는 것인 직렬 데이터 스트림 프로세싱 방법.
- 제 1 항에 있어서, 상기 복수 개의 발진 신호들 중 특정한 발진 신호가 완전한 주기를 거친 횟수의 카운트인 랩 카운트(lap count)를 발생시키는 것을 더 포함하는 직렬 데이터 스트림 프로세싱 방법.
- 제 6 항에 있어서, 상기 직렬 데이터 스트림 내의 전이들의 시퀀스에 대한 상기 전이들 각각에서 상기 복수 개의 발진 신호들의 상태를 포착하는 것은 그 전이 시에 상기 랩 카운트를 포착하는 것을 또한 포함하는 것인 직렬 데이터 스트림 프로세싱 방법.
- 제 1 항에 있어서,상기 복수 개의 발진 신호들 중 특정한 발진 신호가 완전한 주기를 거친 횟수의 카운트인 랩 카운트를 발생시키는 것을 더 포함하고,상기 직렬 데이터 스트림 내의 전이들의 시퀀스에 대한 상기 전이들 각각에서 상기 복수 개의 발진 신호들의 상태를 포착하는 것은 그 전이 시에 상기 랩 카운트를 포착하는 것을 또한 포함하는 것인 직렬 데이터 스트림 프로세싱 방법.
- 제 1 항에 있어서, 상기 직렬 데이터 스트림으로부터 복구된 데이터를 병렬화하는 것을 더 포함하는 직렬 데이터 스트림 프로세싱 방법.
- 제 9 항에 있어서, 상기 직렬 데이터 스트림으로부터 복구된 데이터를 병렬화하는 것은, 복구된 직렬 데이터를 시프트 레지스터로 클로킹(clocking)하고, 클록-인된(clocked-in) 복구된 데이터를 n(n은 1보다 큰 정수) 비트들의 그룹들로 병렬 출력하는 것을 포함하는 것인 직렬 데이터 스트림 프로세싱 방법.
- 제 1 항에 있어서, 상기 직렬 데이터 스트림으로부터 상기 데이터를 복구하는 것은, 상기 직렬 데이터 스트림 내의 전이들의 시퀀스에 대한 타임-스탬프들의 시퀀스에 적어도 부분적으로 기초하여, 상기 기본 클록 신호를 합성하고, 합성된 클록 신호를 사용하여 상기 직렬 데이터 스트림으로부터 상기 데이터를 복구하는 것을 포함하는 것인 직렬 데이터 스트림 프로세싱 방법.
- 기본(underlying) 클록 신호에 의해 설정된 속도로 데이터를 전달하는 직렬 데이터 스트림을 프로세싱하는 회로로서, 상기 직렬 데이터 스트림은 상기 기본 클록 신호 및 상기 직렬 데이터 스트림 내의 데이터에 의해 결정된 시간의 로케이션들에서의 전이들의 시퀀스를 포함하는 것인, 상기 직렬 데이터 스트림 프로세싱 회로에 있어서,동일한 주파수이며 실질적으로 동일한 양만큼 위상 분리되어 있는 복수 개의 발진 신호들을 발생시키기 위한, 자유-동작 루프 발진기;동작 중에 상기 직렬 데이터 스트림을 수신하고, 상기 전이들의 시퀀스에 대한 상기 전이들 각각에 대해 상기 자유-동작 루프 발진기의 대응되는 상태를 그 전이의 타임-스탬프로서 포착하는, 직렬 데이터 스트림 포착 모듈; 및동작 중에 상기 전이들의 시퀀스에 대해 포착된 상태에 적어도 부분적으로 기초하여 상기 직렬 데이터 스트림 내의 상기 데이터를 복구하고, 상기 전이들의 시퀀스에 대해 포착된 상태를 분석하는 프로세서 컴포넌트를 포함하는, 데이터 복구 모듈을 포함하는 직렬 데이터 스트림 프로세싱 회로.
- 제 12 항에 있어서,동작 중에 기준(reference) 클록 전이들의 시퀀스인 기준 클록을 수신하고, 상기 기준 클록 전이들의 시퀀스에 대한 상기 기준 클록 전이들 각각에 대해 상기 자유-동작 루프 발진기의 상태를 포착하는, 기준 클록 포착 모듈을 더 포함하고,상기 프로세싱 모듈은 상기 직렬 데이터 스트림 내의 전이들의 시퀀스에 대해 포착된 상태와 함께 상기 기준 클록 전이들의 시퀀스에 대해 포착된 상태를 사용하여 상기 직렬 데이터 스트림 내의 상기 데이터를 복구하는 것인 직렬 데이터 스트림 프로세싱 회로.
- 제 13 항에 있어서, 상기 데이터 복구 모듈은,상기 직렬 데이터 스트림을 수신하여 병렬 데이터를 출력하도록 정렬되어 있는 시프트 레지스터; 및상기 프로세서 컴포넌트로부터 수신되는 명령들에 응답하여 상기 시프트 레지스터에 대한 합성 클록을 발생시키는 클록 발생기를 더 포함하는 것인 직렬 데이터 스트림 프로세싱 회로.
- 제 14 항에 있어서,상기 합성 클록은 합성된 클록 전이들의 시퀀스이고,상기 직렬 데이터 스트림 프로세싱 회로는,동작 중에 상기 합성 클록을 수신하고, 상기 합성 클록 전이들의 시퀀스에 대한 상기 전이들 각각에 대해 상기 자유-동작 루프 발진기의 상태를 포착하는, 합성 클록 포착 모듈을 더 포함하고,상기 데이터 복구 모듈은 상기 합성 클록 전이들의 시퀀스에 대해 포착된 상태를 사용하여 상기 합성 클록에서의 바람직하지 못한 변화들을 정정하는 것인 직렬 데이터 스트림 프로세싱 회로.
- 제 14 항에 있어서, 상기 데이터 복구 모듈은,제 2 직렬 데이터 스트림을 수신하여 대응되는 병렬 데이터를 출력하도록 정렬되어 있는 제 2 시프트 레지스터; 및상기 합성 클록에 미리 결정된 위상 시프트를 도입하여 위상-시프트된 합성 클록을 상기 제 2 시프트 레지스터에 제공하는 지연 소자를 더 포함하는 것인 직렬 데이터 스트림 프로세싱 회로.
- 제 12 항에 있어서,상기 자유-동작 루프 발진기는 루프를 형성하도록 직렬로 접속되어 있는 복수 개의 버퍼 스테이지들을 포함하고,상기 복수 개의 버퍼 스테이지들의 버퍼 스테이지들 각각은 발진하고 있을 때 상기 루프를 순환하는 신호에 실질적으로 동일한 양의 지연을 도입하며,상기 자유-동작 루프 발진기는 각각이 상기 버퍼 스테이지들 중 상이한 하나와 관련되어 그 버퍼의 상태를 나타내는 신호를 출력하는 복수 개의 탭들을 더 포함하는 것인 직렬 데이터 스트림 프로세싱 회로.
- 제 12 항에 있어서,상기 자유-동작 루프 발진기는 상기 복수 개의 발진 신호들 중 특정한 발진 신호가 완전한 주기를 거친 횟수의 카운트인 랩 카운트를 발생시키기 위한 랩 카운터를 또한 포함하고,상기 직렬 데이터 스트림 포착 모듈은 상기 자유-동작 루프 발진기의 대응되는 상태와 상기 랩 카운트를 그 전이의 타임-스탬프로서 포착하는 것인 직렬 데이터 스트림 프로세싱 회로.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45179903P | 2003-03-04 | 2003-03-04 | |
| US60/451,799 | 2003-03-04 | ||
| PCT/US2004/006510 WO2004079911A2 (en) | 2003-03-04 | 2004-03-04 | Clock and data recovery method and apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050122204A KR20050122204A (ko) | 2005-12-28 |
| KR101107849B1 true KR101107849B1 (ko) | 2012-01-31 |
Family
ID=32962638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020057016559A KR101107849B1 (ko) | 2003-03-04 | 2004-03-04 | 클록 및 데이터 복구 방법과 장치 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7613263B2 (ko) |
| EP (1) | EP1599963B1 (ko) |
| JP (1) | JP2006520169A (ko) |
| KR (1) | KR101107849B1 (ko) |
| CN (1) | CN1802810B (ko) |
| AT (1) | ATE532288T1 (ko) |
| CA (1) | CA2518071A1 (ko) |
| WO (1) | WO2004079911A2 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006520169A (ja) | 2003-03-04 | 2006-08-31 | タイムラブ コーポレーション | クロックおよびデータの回復方法および回路 |
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-
2004
- 2004-03-04 JP JP2006509045A patent/JP2006520169A/ja not_active Withdrawn
- 2004-03-04 CN CN2004800106443A patent/CN1802810B/zh not_active Expired - Fee Related
- 2004-03-04 CA CA002518071A patent/CA2518071A1/en not_active Abandoned
- 2004-03-04 WO PCT/US2004/006510 patent/WO2004079911A2/en active Application Filing
- 2004-03-04 KR KR1020057016559A patent/KR101107849B1/ko not_active IP Right Cessation
- 2004-03-04 EP EP04717377A patent/EP1599963B1/en not_active Expired - Lifetime
- 2004-03-04 US US10/793,149 patent/US7613263B2/en not_active Expired - Fee Related
- 2004-03-04 AT AT04717377T patent/ATE532288T1/de active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040195A (en) | 1988-12-20 | 1991-08-13 | Sanyo Electric Co., Ltd. | Synchronization recovery circuit for recovering word synchronization |
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| EP0663745A1 (en) * | 1994-01-18 | 1995-07-19 | Hewlett-Packard Company | System for highly repeatable clock parameter recovery from data modulated signals |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1599963A4 (en) | 2006-05-31 |
| US20040264612A1 (en) | 2004-12-30 |
| CN1802810B (zh) | 2010-09-22 |
| WO2004079911A2 (en) | 2004-09-16 |
| CA2518071A1 (en) | 2004-09-16 |
| WO2004079911A3 (en) | 2005-04-28 |
| JP2006520169A (ja) | 2006-08-31 |
| KR20050122204A (ko) | 2005-12-28 |
| EP1599963A2 (en) | 2005-11-30 |
| EP1599963B1 (en) | 2011-11-02 |
| ATE532288T1 (de) | 2011-11-15 |
| US7613263B2 (en) | 2009-11-03 |
| CN1802810A (zh) | 2006-07-12 |
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
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| GRNT | Written decision to grant | ||
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