JP2007519005A - ジッタを測定する方法および装置 - Google Patents

Abstract

ジッタを測定する方法［４００］において、試験用信号［２２０］がインプットされて［４０２］、信号遷移位置を生成する。信号遷移位置は、サンプリングクロック信号［２２２］を用いてラッチされ［４０４］、信号遷移位置は遅延値に変換される［４０６］。遅延値はエッジ位置アウトプット［３１０］に変換され［４０８］、エッジ位置アウトプット［３１０］の値は検知される［４１０］。

Description

本発明は一般的に、データ伝送に関するものであり、より具体的には、データ信号内のジッタを測定する方法および装置に関するものである。

現代のデジタル伝送システムにおいて、データ信号は“ビット”と呼ばれる０と１の列に変換される。理想的なシステムにおいて、伝送チャネルもしくは伝送線を送信される全てのデータ信号ビットは、正確に同じ長さと間隔を有している。１および０のストリームがオリジナルのデータ信号に復元されるためには、このことは伝送チャネルの受信端において重要である。

不都合なことに、伝送チャネル内の数多くの要素が、送信された、もしくは伝送された、データ信号ビットの所望の正確なタイミングを変更し、もしくは干渉しうる。このことは、電話線、コンピュータネットワーク、光ファイバ、無線通信、その他を含む、事実上全てのタイプのデータ通信についてあてはまる。その結果もたらされる、信号のタイミングにおけるランダムな変動が、ジッタと呼ばれる。

“ジッタの測定”とは、ビットのタイミングにおける変動を分析し、データ信号が伝送線の受信端に到達した際にデータビット上に加えられたタイミングの不確実性すなわちジッタの性質および量を決定することを指す。測定結果は、ジッタ振幅およびジッタ周波数の両方を明らかにする。

ジッタ振幅は、それぞれのビットにおけるタイミングエラーの量もしくはサイズである。つまり、ジッタ振幅は、そのビットが到着すべきだった時間とビットが実際に到着した時間との差である。

ジッタ周波数は、いかに速く、またはいかに遅く、ジッタの量が変化するかを示す大きさである。したがって、たとえば、ジッタ周波数は、ある時は早いところから、そして別の時には遅いところから、そしてまた早いところから、またその他から、いかに速くビットが前後にスイッチするかを示す大きさである。したがって、ジッタ周波数は、データビットのタイミングにおける変動の周波数である。

ジッタ周波数はもちろん、伝送チャネル内の実際のデータビットの周波数とは異なる。ジッタ周波数は通常、約１０Ｈｚから、伝送チャネル内のデータビット周波数レートの約数パーセントである。したがって、ジッタ測定に要求される帯域幅は大変大きくなりうる。たとえば、１５５Ｍｂ毎秒の信号内のジッタを測定するある仕様は、１．３ＭＨｚまでのジッタを測定する能力を要求するであろう。

示されるように、ジッタには多くのソースがある。あるソースは、“データ関連”のジッタである。データ関連のジッタでは、ジッタは、データ信号内の１および０の文字列の反復しない性質と結びついている。たとえば、長い０の文字列の後に続いて長い１の文字列がある場合、もしくはその逆の場合、データ信号タイミングにおけるわずかで瞬間的な遷移点をもたらしうる。このことは、トランスミッタの電源ノイズ、その他の信号との混線、伝送線の中継、反射、その他の多くの要素によって起こりうる。

ジッタのその他の形状は、多重化信号内に現れ得る。これらの内の１つは、別々のソースデータ信号を単一の多重化信号に結合することによりもたらされる。たとえば、１５５
Ｍｂ毎秒多重化信号には、それぞれ１．５ＭＨｚの周波数の６３Ｔ１信号があるかもしれない。（“Ｔ１”の用語は一般的に、２４のユーザチャネルを１．５ＭＨｚの結合スピードで運ぶ、ハイスピードのデータ回路線レートフォーマットを指す。）多様な異なるＴ１信号からのこれらの異なる信号ビットのタイミングは、多重化１５５Ｍｂ毎秒チャネル内で等間隔ではないであろう。異なるタイミング間隔はそこで、データチャネルの受信端においてジッタとして現れる。

ジッタ周波数とジッタを補正する困難さとの間には関連がある。一般的に、ジッタ周波数が高いほど、処理可能なジッタの振幅は小さい。したがって、ジッタ振幅とジッタ周波数（もしくは周波数帯）の両方を測定できることが重要である。とりわけ、ジッタのスペクトラムもなお測定できることが有用である。

従来のジッタ測定は、アナログ回路で行われていた。このようなアナログ回路には、あいにく多数の欠点がある。たとえば、これは信号ノイズ、温度変化、電源ノイズ、キャリブレーション問題、その他の影響を受けやすい。

アナログ回路はまた、増加するネットワークおよびデータシステムビットレートスピードにおいて、より困難なものになっている。高速および高周波数で、アナログ回路を充分に機能させることは大変困難である。

高周波数アナログ分析回路もまた、野外でのデータ伝送線の分析のために、ポータブル用に小型化することが困難である。野外であちこちに動かされる際に起こる、衝突および温度変動の間、このようなポータブルのアナログ回路を、キャリブレートされた安定した状態に保つこともまた困難である。

また、とりわけ周波数が増加するにつれオシレータ電源消費量が増加するため、アナログ装置におけるさらなる限定は電力消費量である。同様に、周波数が増加するにつれ、遮蔽の必要性もまた増加する。

これらの全てにより、通常、実験室環境では容認できるが、モバイルの試験装置として、とりわけ野外での仕様を対象としたハンドヘルドの装置としては容認できない大きな装置に帰着する。

増加した電力消費、増加した遮蔽、増加した不安定さ、および増加したサイズというこのような限定に加え、アナログ回路のスピードの増加からくる、さらなる技術的問題がある。これらもまた、精度の問題の一因となる。たとえば、アナログ回路の小さなレジスタおよびキャパシタのそれぞれは、製造上の公差（通常１％〜１０％）を有する。これら全ての公差は、回路が設計される時に考慮に入れられなければならず、充分なキャリブレーション容量が、全ての公差のばらつきを補正するために組み込まれなければならない。さらに、このような装置は、気温と同じく、時間とともにドリフトする値を有する。したがって、工場でのリキャリブレーションは時として、六ヶ月程度ごとに必要である。

したがって、改良されたジッタ測定方法および装置の必要性が依然存在する。データレートの絶え間ない増加、伝送周波数、および要素の縮小化の観点から、これらの問題に答えを見出すことはますます重大である。

これらの問題に対する解決法は、長い間探されてきたが、先行する成果はいかなる解決法も教示または教唆せず、したがって、これらの問題に対する解決法は、長い間、当業者
によって見出されていない。

発明の開示
本発明はジッタを測定する方法を提供する。試験用信号がインプットされ信号遷移位置を生成する。信号遷移位置はサンプリングクロック信号を用いてラッチされ、信号遷移位置は遅延値に変換される。遅延値はエッジ位置アウトプットに変換され、エッジ位置アウトプットの値は検知される。このことは、データ伝送信号における改良されたジッタ測定を提供する方法という結果になる。

本発明のある実施形態は、上述されたものに加え、またそれに代わり、その他の利点を有する。その利点は、添付の図面を参照して以下の詳細な説明を読むことで、当業者にとって明らかになるであろう。

以下の記載において、発明の完全な理解を提供するために、数々の具体的な詳細が与えられる。しかし、本発明はこれら具体的な詳細がなくても実行されることは明らかであろう。本発明をわかりにくくすることを避けるため、いくつかの既知の回路およびシステム構成は詳細には開示されない。全ての図面において、同一の要素を述べるのに同一の参照番号が用いられる。

データ信号内のジッタを測定することを対象とする本発明は、縦列遅延要素からなるサンプル値遅延線を含む。一実施形態において、これらの遅延要素はデジタル電気バッファであり、信号を遅延させるその他の適切な装置もまた用いられてよいことが理解されるであろう。

遅延線はその全長にわたり、選択された遅延要素間にタップ付けされるので、それぞれのタップにおける線の状態がサンプリングされることができる。サンプリングは、信号状態変更が遅延線の一方の端から他方の端まで、遅延線に沿ったいくつかのポイントでサンプリングされずに通過することがないことを確実にするのに充分なレートでサンプリングするサンプリングクロックにより制御される。

デジタル信号に関して、線状態は０か１のどちらかで表される。この場合、サンプリングは、サンプリングクロックにより計測される遅延線に沿ってフリップ・フロップ回路により行われてよい。たとえば、信号の状態が０から１に変化した場合、信号が遅延線を伝播するにつれ、遅延線内の要素もまた順次０から１に変化するであろう。

図示され説明される実施形態において、要素は最初から最後まで順番に変化する。要素が変化する間に遅延線がサンプリングされると、先の要素は、後の要素がまだ変化していないうちに変化するであろう。変化した要素の数は、状態変化のタイミングの大きさである。その時サンプルは処理され、サンプリングクロックの時点で状態変化がどの要素に到達したか決定できる。これは“遷移”要素位置、すなわち、遅延線サンプルがある状態から他の状態に変化したポイントである。それぞれの遅延要素の遅延は既知であるため、デジタル信号のタイミング特性が得られる。

もしたとえば、サンプリングクロックが信号レートでサンプリングする場合、遷移ポイントの変動は、試験用データ信号のジッタと関連し、したがってそれを特徴付ける。さらに、ジッタは通常、約１０Ｈｚより上の周波数を有する変動と定義されるため、ここで教示されるように、信号処理が用いられ、信号レートと異なるサンプリングクロックに関連するアーチファクト（ａｒｔｉｆａｃｔ）を除去することができる。異なる信号レートに
よってもたらされるこのようなアーチファクトのあるものは、遷移位置において“斜面（ｒａｍｐ）”として感知されることができる。斜面の傾きはその時、信号およびサンプリングクロックの周波数の差異を表す。

もちろん、データビットエラーはまた、１０Ｈｚを下回る周波数で変化してもよいが、これら低周波数でのビットレートエラーの分析に対する必要性が異なることにより、この現象はジッタよりはむしろ“ワンダ（ｗａｎｄｅｒ）”と呼ばれる。たとえば、ワンダが満足に測定されるためには、より一層正確な基準信号を必要とする。

ジッタ測定がシステムにおいて必要とされている場合に、送られた全てのデータビットに対して遷移がないことがある。たとえば、非ゼロ復帰（“ＮＲＺ”）システムにおいて、同じ値（０もしくは１）の連続的なビットの間には遷移がない。この場合、本発明は新しい遷移が発生するまで、最後の遷移ポイントを記憶している。

２つの連続するサンプル間のタイミング変動があまりに大きくなった場合、オーバーレンジ機能がこの状態を検知する。この場合、受信ジッタは、どの遷移がどのデータビット位置からのものかという決定を、さらなる情報なしに試みるには実用的でないものであるという指示が与えられる。このことはジッタ振幅が大きいときに起こりやすい。

ジッタ振幅は、データ伝送チャネルの受信端における信号タイミングが変動する量である。ジッタ振幅は通常、単位間隔（“ＵＩ”）の割合として測定され、これは１ビットもしくはデータ信号要素の長さである。したがって、０．４５ＵＩのジッタ振幅は、データ伝送チャネルの受信端におけるタイミングが約半ビット変動していることを示すであろう。場合によっては、たとえば、データビット信号をより高い結合ビットレートに多重化する場合、振幅は１０もしくは１００ＵＩに変動してよい。

ジッタ周波数は、ジッタの量がどれだけ速く、もしくはどれだけ遅く変化しているかの大きさである。ジッタ周波数とジッタを補正する困難さの間には関係がある。通常、ジッタ周波数が高いほど、処理可能なＵＩの数は小さくなる。大きなジッタ振幅を処理する能力の減少は、通常周波数の増加につれＵＩ性能にロールオフを含む、ジッタ修復回路の業界仕様に反映される。

たとえば、ジッタ周波数が低い時、データビットのエッジは、あるビットから次のビットに少しだけ移動するであろうから、回路はそれを追跡するだけで、それに対処することができる。したがって、数百ＵＩの大きな振幅であっても補正されることができ、データは復元される。反対に、高い周波数で同じ振幅では、ビットエッジは、たとえば、あるビットから次のビットへ半ＵＩだけ移動するであろうし、このことは、特定のビットがあるタイムスロットに属したのか隣接するタイムスロットに属したのが決定できないため、データロスという結果を招くであろう。

従来のジッタ測定はアナログ回路を用いて行われてきた。アナログ回路は、オシレータ、フィルタ、位相コンパレータからなる位相ロックループを含む。これは、受信データ信号と同じ周波数もしくは倍数の周波数の、基準クロックを構成する。その時、受信データ信号がタイミングにおいて異なる場合、位相ロックループにより生成された基準信号は、受信データ信号のタイミングが変化した量を決定することを可能にする。その時、ジッタ測定は、測定されたタイミング信号の変化量から導かれる。

このようなアナログ回路はあいにく、数々の欠点を有する。たとえば、これは信号ノイズ、温度変化、電源ノイズ、キャリブレーション問題、その他の影響を受けやすい。またアナログ回路は、周波数が増えるにつれ、デザイン、製造、維持がますます困難になる。
通信技術の継続的な改良とともに、データビットレートは絶えず増加するため、これら周波数の増加は、ネットワークおよびデータシステムにおいて日常の必要条件である。たとえばファイバ伝送リンクにおいて、４０Ｇｂｐｓのデータレートが一般的であり、これは各データビットが約２５ピコセカンドの長さを有することを意味する。このようなスピードでアナログ回路を充分に機能させることは大変に困難である。

有利には、ここに教示され開示されるとおり、本発明はフィールドプログラマブルゲートアレイ（“ＦＰＧＡ”）を含む最新のデジタル集積回路により実施できることが発見された。ＦＰＧＡのうちいくつかは、“キャリーチェーン”回路構造を含む。キャリーチェーンはそもそもデジタル演算回路を対象としたものであるが、ここに開示され教示されるとおり、キャリーチェーンはほぼ１００ｐｓ程度のタップを有する遅延線として用いられることができる。このような実施は、アナログ回路を用いる従来のジッタ測定よりも大幅に小さく、大幅に安価である。

いくつかのジッタ測定の分解能が、試験用信号にタイミングノイズを追加することにより実際に増加することもまた発見された。ジッタ測定は通常、概して約１０Ｈｚから信号レートの約１％程度の、ある一定の対象帯域にわたって実施されるため、広域帯にわたってもたらされるタイミングノイズは、遅延タップの分解能の域を超えて分解能を増やすことができる。これを達成するために、本発明は、データ信号に広域帯のノイズを加え、対象帯域より上のノイズを除去し、結果として分解能を増加させる。

ノイズはいくつかの方法で加えることができる。たとえば、遅延装置を用いること、サンプリングピンの閾値を変化させること、電源ノイズを遅延線電源に加えること、その他で加えることができる。ノイズを加えるこれらの方法はたとえば、ＦＰＧＡ実施において用いられることができる。

本発明によるあるＦＰＧＡ実施において、フィルタリングは、ＦＰＧＡにおいて遅延線と共に実施されるデジタル信号処理（“ＤＳＰ”）を用いることにより達成された。このようなＤＳＰフィルタリングは、ジッタ測定装置のＩＴＵ-Ｔ仕様Ｏ．１７１／Ｏ／１７２を満たす測定を、容易に提供する。

正確な測定を行うため、遅延線のタイミング特性は既知であるべきである。遅延線要素のタイミングはキャリブレートされることができ、もしくは、タイミングは計画的に知られることができる。あるＦＰＧＡ実施において、遅延線は、既知の周波数および既知の周波数差を有する２つの信号を生成することでキャリブレートされた。キャリブレーション信号は位相ロックループを用いることで生成された。キャリブレーション信号のうちの１つはサンプリングクロックとして用いられ、他方はジッタ測定回路に試験信号として供給された。既知の周波数差のため、遅延線サンプラーからのアウトプットは、既知の傾斜の斜面であった。既知の周波数のため、サンプラーのアウトプットは経過した時間に相関した。そして、遅延線要素はそれぞれ、各サンプル遷移が起こった時間をキャリブレーションメモリに格納することでキャリブレートされた。

ここで図１を参照すると、ジッタ測定回路１０２が用いられるネットワーク概観１００が示される。とりわけ、ジッタ測定回路１０２は、レシーバ１０６により伝送チャネル１０８から受信する信号１０４上のジッタを測定する。信号１０４は、レシーバ１０６による受け取りのために信号１０４を伝送チャネル１０８に挿入したトランスミッタ１１０から生じた。インターネットなどのネットワーク１１２が、伝送チャネル１０８の一部分として存在してもよい。

ここで図２を参照すると、本発明によるジッタ測定回路のブロック回路図が示される。
ジッタ測定回路１０２は、タップ付き遅延線であるブロック２０２と、サンプルレジスタであるブロック２０４と、優先エンコーダであるブロック２０６と、クロックと遅延を時間値に変換するコンバータであるブロック２０８と、オーバーレンジ検出器であるブロック２１０と、ＤＳＰフィルタであるブロック２１２と、最大振幅検出器であるブロック２１４と、二重平均平方根（“ＲＭＳ”）測定演算を行うブロック２１６と、ディザユニットであるブロック２１８とを含む。

ここでブロック２０２を参照すると、タップ付き遅延線は縦列遅延要素２０２Ａ、２０２Ｂ、．．．２０２Ｎからなる。遅延要素２０２ｘのそれぞれは、少量の信号時間遅延ΔＴを備える。図２に見られるように、遅延要素２０２ｘは連続的に接続されており、したがって、データ信号がブロック２０２タップ付き遅延線を通るにつれ、それぞれの遅延要素におけるΔＴ時間遅延は蓄積する。したがって、ｎのΔＴ時間遅延要素がある場合、ｎ倍のΔＴが、ブロック２０２タップ付き遅延線の、最初（遅延要素２０２Ａ）から最後（遅延要素２０２Ｎ）までのトータルの時間遅延となる。

信号１０４（図１）であってよい試験用データ信号２２０は、まずブロック２１８ディザユニットに供給され、そこからブロック２０２タップ付き遅延線の最初の遅延要素２０２Ａに供給される。そして前述のように、それぞれの追加の時間遅延ΔＴの後、試験用のデータ信号２２０は順次、次の遅延要素２０２Ｂ．．．２０２Ｎへ進む。したがって、試験用のデータ信号２２０をブロック２０２タップ付き遅延線にインプットすることで、データ信号がブロック２０２タップ付き遅延線を通って伝播するにつれ、そこにデータ信号遷移位置が生成されるであろう。

前述のように、いくつかのΔＴ時間遅延間隔はそれぞれ異なる間隔であってよい。上述され、以下にさらに詳細に述べられるように、ジッタ測定回路１０２は、いくつかのΔＴ時間遅延で、もし存在すれば変動をキャリブレートして計上する回路構成を含む。このようにして、ブロック２０２タップ付き遅延線においてより大きなΔＴ許容範囲を容認することにより、コストを削減することができる一方、本発明の精度は高まる。

サンプリングクロック信号２２２がジッタ測定回路１０２に備えられ、その操作を同期化する。サンプリングクロック信号２２２の周波数は試験用データ信号２２０の周波数と同じであってもよく、または上述のように、異なる周波数であってもよい。サンプリングクロック信号２２２の周波数に関わらず、ブロック２０２タップ付き遅延線を通じてのトータルの遅延は、サンプリングクロック信号２２２の繰り返し周期よりも大きくなるように構成される。

遅延要素２０２ｘにおけるそれぞれのΔＴ時間遅延は、サンプリングクロック信号２２２の繰り返し周期と比較すると大変小さいものである。したがって、試験用データ信号２２０内の信号遷移の位置（０から１もしくはその逆）を、あるΔＴ時間間隔内に正確に決定することが可能である。

回路は立ち上がりエッジ、立ち下がりエッジ、および／もしくは両方のエッジのジッタを測定することができるため、ジッタ測定回路１０２は、信号遷移の位置を決定するために、立ち上がり（０から１へ）か立ち下り（１から０へ）のどちらかの信号遷移のエッジを探す。

したがって、信号遷移が遅延要素２０２Ａのブロック２０２タップ付き遅延線に入ると、これは対応するΔＴ時間遅延だけ遅延し、これが遅延チェーンを遅延要素２０２Ｎまで進行させるにつれ、同様に繰り返して遅延する。それぞれの遅延要素２０２ｘのアウトプットにおいて、タップ２２４ｘがある。これらのタップ（２２４Ａ、２２４Ｂ、．．．、
２２４Ｎ）はそれぞれ、ブロック２０２タップ付き遅延線における対応する位置において、試験用データ信号２２０の状態を反映するそれぞれのアウトプット信号を提供する。

図２に示されるように、タップ２２４ｘはブロック２０４サンプルレジスタに接続され、それぞれの遅延要素２０２ｘにおける試験用データ信号２２０の状態を報告する。したがってそれぞれのタップ２２４ｘは、それぞれの遅延要素２０２ｘからブロック２０４サンプルレジスタの一連のフリップ・フロップ２０４Ａ、２０４Ｂ、．．．、２０４Ｎのそれぞれのフリップ・フロップ２０４ｘに接続される。したがってフリップ・フロップ２０４ｘは、それぞれ遅延要素２０２ｘに対応する。

サンプリングクロック信号２２２はまた、一連のフリップ・フロップ２０４ｘに、それを制御するために備えられる。そして、サンプリングクロック信号２２２のそれぞれのサイクルにおいて、ブロック２０４サンプルレジスタのフリップ・フロップ２０４ｘは、タップ２２４ｘ上のブロック２０２タップ付き遅延線からのアウトプットをサンプリングする。サンプリングは、ブロック２０４サンプルレジスタにおけるそれぞれのフリップ・フロップ２０４ｘ内のブロック２０２タップ付き遅延線からのタップ２２４xアウトプットの状態を捉える。このアウトプット状態は、サンプリングクロック信号２２２の次のサイクルまで、ブロック２０４サンプルレジスタにラッチされる。

したがって、操作中、信号遷移がブロック２０２内のタップ付き遅延線を伝播するにつれ、進行するタップ２２４ｘに現れる信号の状態は変化するであろう（たとえば、０から１もしくはその逆）。０から１の遷移に関して、ブロック２０２タップ付き遅延線の先頭の方から遷移の位置まで至る全ての遅延要素は、１の値を有するであろう。（遅延要素２０２Ｎへ向かって）遷移を超える要素は、まだ変化しておらず、したがって０の値を有し続けるであろう。

次いでサンプリングクロック信号２２２のサイクルが、ブロック２０４サンプルレジスタ内のフリップ・フロップ２０４ｘに伝えられると、遷移点は、ちょうどその時にそれぞれの１および０とラッチするであろうから、ブロック２０４フリップ・フロップによって捉えられるであろう。ブロック２０２タップ付き遅延線のトータルの遅延は、サンプリングクロック信号２２２の繰り返し周期よりも大きい（長い）ため、遷移はブロック２０２タップ付き遅延線内のどこかにあり、遷移位置がブロック２０４サンプルレジスタ内のフリップ・フロップ２０４ｘによってラッチされると、その位置において捕捉されるであろう。

試験用データ信号２２０上にジッタがなく、サンプリングクロック信号２２２がデータ信号と同じ周波数を有する状態において、遷移点は、常にブロック２０２タップ付き遅延線内の同じ場所に現れるであろう。伝送チャネル１０８からのものなどのデータ信号上にジッタがある場合、ジッタがΔＴよりも大きな振幅を有するならば、ジッタは信号遷移エッジの動きとして現れるであろう。さらに、サンプリングクロック信号２２２と試験用データ信号２２０の周波数の間に正確な周波数マッチングがない場合、信号遷移のエッジは、これらの周波数の差にしたがって次第に動くであろうことが明らかである。しかし、試験用信号データビットレートとサンプリングクロックレートの間の差が既知であろうから、ジッタ測定回路１０２は容易に対応するオフセットを計算し、正確なジッタの値および結果を返す。

ブロック２０２タップ付き遅延線内で生成される時間遅延の観点では、ブロック２０２タップ付き遅延線の全長はサンプリングクロック信号２２２の繰り返し周期よりも長いため、ブロック２０２タップ付き遅延線を通り抜けるそれぞれの信号遷移は、ブロック２０４サンプルレジスタフリップ・フロップにより捕捉されるであろう。実際、遷移がブロッ
ク２０２タップ付き遅延線の発端もしくは末端の近くに現れる場合、他の遷移が同時に、ブロック２０２タップ付き遅延線の反対の端の近くで捕捉されることがありうる。しかし、回路構造が遷移エッジのあるべき位置（ここでさらに述べられるように）を探知するため、ビットエッジ位置がどこに実際に位置するのかについて混乱はない。

ここでブロック２０６優先エンコーダを参照すると、フリップ・フロップ２０４ｘからの全てのデータは、ブロック２０６優先エンコーダによって受信される。そしてブロック２０６優先エンコーダは、カウントもしくは、ブロック２０２タップ付き遅延線において信号遷移が発生した位置を報告する。一実施形態において、このような勘定は信号エッジがどこまで伝播したかを反映するため、このことは、１の値を有するフリップ・フロップ２０４ｘの数をカウントし、その数を報告することで、直接達成される。より具体的には、フリップ・フロップ２０４Ａが１の値を有する場合、２０４Ａから０の値を有するフリップ・フロップまでの全てのフリップ・フロップのバイナリカウントができる。反対に、フリップ・フロップ２０４Ａが０の値を有する場合、１の値を有するフリップ・フロップ２０４ｘまでカウントすることができる。結果は、サンプリングクロック信号２２２がサンプルサイクルをトリガした時、どのタップ２２４ｘに遷移が位置したかを示す、ブロック２０６優先エンコーダからのシングル（バイナリ）アウトプット数である。

ブロック２０６優先エンコーダからのアウトプットは、パラレルデータバスであってよいバス２２６を介して、ブロック２０８コンバータに供給される。バス２２６上のブロック２０６優先エンコーダからのアウトプットは遅延値であり、ブロック２０８コンバータはこの遅延値をサンプリングクロック信号２２２と結合させ、信号遷移の発生した時間を示す時間値アウトプットを提供する。

ここで図３を参照すると、図２に示されるブロック２０８コンバータのより詳細なブロック回路図が示される。ブロック２０８コンバータは、キャリブレータであるブロック３０２、ラップアラウンド検知器であるブロック３０４、時間／相アキュムレータであるブロック３０６、ＵＩカウンタであるブロック３０８を含む。

ブロック３０２キャリブレータは、遅延要素２０２ｘ（図２）のそれぞれについて、上述のようにΔＴ時間遅延間隔をキャリブレートするので、ブロック２０２タップ付き遅延線のタップ２０４ｘのそれぞれは、正確な時間測定に対応する。

ブロック３０４ラップアラウンド検知器（図３）は、ブロック２０２タップ付き遅延線（図２）からの測定された遷移ポイントがブロック２０２タップ付き遅延線の端（発端もしくは末端、たとえば、ボトムもしくはトップのいずれか）を超えて移動した時、検知する。したがって、ブロック３０４ラップアラウンド検知器は、ブロック２０２タップ付き遅延線が適切な長さで、高価過ぎないことを可能にする。ブロック３０４ラップアラウンド検知器は、ラップアラウンドの方向（上昇もしくは下降）に基づき、ある対応するＵＩを、適切に追加したり減じたりすることで、ブロック２０２タップ付き遅延線の長さより大きなタイミング変動を検知し処理することで、これを達成する。

ブロック３０６時間／相アキュムレータは、ジッタが存在しない場合、どこに信号遷移が位置するべきかに関して、受信信号遷移の相を（ある信号周波数サイクルに対して）決定する。相の決定はいくつかのインプットを処理し、エッジ位置の測定された相をエッジ位置アウトプット３１０として提供することでなされる。

ブロック２０８コンバータの重要な機能のうちの１つは、試験用データ信号２２０内の０もしくは１の連続に対処することである。同じ値の連続的なビット（０もしくは１）間には、もちろん遷移は存在しない。遷移が存在しないと、ジッタは測定されることができ
ない。ブロック３０８ＵＩカウンタは、サンプリングクロック信号２２２から受信したビット数をカウントし、このカウントをブロック３０６時間／相アキュムレータに報告する。ブロック２０８コンバータは、他のデータ信号遷移が実際に現れるまで、この情報と一緒にサンプリングクロックサイクルのカウントを保存する。ブロック２０８コンバータはそこで、通過した対応するデータ信号サイクルの数に基づいて、遷移の予想されるエッジ位置を予想する。そしてブロック２０８コンバータは、存在するならば、予想されるエッジ位置に対して、エッジ位置シフトが何であるかを挿入する。ブロック２０８コンバータは試験用データ信号２２０（図２）の周波数に対するサンプリングクロック信号２２２の周波数を知っているため、これは、試験用データ信号２２０の各サイクルに対するサンプリングクロック信号２２２からの要求されるビット数をただカウントする。したがって、既に説明されたように、サンプリングクロック信号２２２の周波数が、試験用データ信号２２０の周波数と同じである必要はない。

有利には、ブロック３０２キャリブレータ（図３）は、たとえば温度および／もしくは電圧の変動に応えて、必要に応じ、所望のときにリキャブレートされることができる。このようなリキャブレーションに関し、試験用データ信号２２０（図２）は、ブロック２０２タップ付き遅延線上の遷移位置を既知のレートでブロック２０２タップ付き遅延線を伝播させる既知の信号により、置き換えられる。その時バス２２６に報告される実際の値は、対応する遅延要素２０２ｘ（図２）の実際の個々のΔＴ時間遅延がそれに応じてブロック３０２キャリブレータで相互に関連付けられるように、ブロック３０２キャリブレータ内に記録される。

ブロック２１０オーバーレンジ検知器（図２）は、ブロック２０８コンバータにより報告されたエッジ位置アウトプット３１０が、ＵＩの設定された規模もしくは割合を上回って移動した時、分析し、検知する。たとえば、エッジ遷移が検知される場合、このエッジ位置はブロック２０８コンバータによりエッジ位置アウトプット３１０として報告される。しかし、０もしくは１の数列が発生した場合、ブロック２０８コンバータアウトプットは、このような不変数列においてはデータエッジが存在しないため、変化しないであろう。したがって、ブロック２０８コンバータはエッジ位置を更新することができない。最終的には、データ数列は変化し、エッジが検知されるであろう。しかしその時までに、ジッタエラーは充分に蓄積されるであろうから、ブロック２０８コンバータはＵＩのかなりの割合（たとえば．５ＵＩ近く）を報告するであろう。このような場合、検知された遷移が、正確に（先行、現在、または後続の）どの間隔から来たものなのかを確信をもって決定することはできず、このことは、データ分析が信頼できなくなる可能性を意味する。したがって、ブロック２１０オーバーレンジ検知器は、このようなオーバーレンジが発生した場合に警告する、ユーザが定義可能な閾値を含む。

ブロック２１２ＤＳＰフィルタは、ジッタ振幅が特定の帯域幅で測定されることを可能にする。ブロック２１２ＤＳＰフィルタは、たとえば、特定の仕様にかなう必要にしたがって選択されてよく、それにより、それぞれの帯域幅における振幅の適切な測定を提供する。ブロック２１２ＤＳＰフィルタはまた、高周波数ノイズと低周波数“ワンダ”を除去するよう構成される。

ブロック２１２ＤＳＰフィルタからのアウトプットは、アウトプット２２８（たとえば、データバス）を介して、ブロック２１４最大振幅検知器に提供される。ブロック２１４最大振幅検知器は、ジッタの最大振幅値を、一般的に、最大振幅ＵＩの観点から測定する。たとえば、タイミングの不確実さが１ＵＩだけ前後する場合、これは１ＵＩ最大振幅を構成するであろう。したがって、ブロック２１４最大振幅検知器は、データ遷移エッジが一方向にどの程度振動するか、および、反対方向にどの程度振動するかを測定し、この２つを減じ、結果を最大振幅ＵＩ高さとしてアウトプットする。この測定は、たとえば１秒
である、設定された間隔をおいて繰り返されてよく、試験用データ信号２２０の最大振幅ジッタ動作の動的アウトプット表示を提供するべく表示される。

ブロック２１２ＤＳＰフィルタからのアウトプットはまた、アウトプット２２８を介してブロック２１６ＲＭＳ計算機に提供される。ブロック２１６ＲＭＳ計算機はエッジ位置アウトプット３１０を分析し、ジッタ信号の遷移エッジの位置を取り、設定された測定間隔の間（たとえば、１秒）、そのエッジ位置のＲＭＳ値を測定し、その得られたＲＭＳ値をアウトプットすることにより、ジッタ信号のＲＭＳを計算し、測定する。ＲＭＳ測定は、設定された測定間隔にわたり繰り返されることができ（たとえば、１秒に１回）、試験用データ信号２２０のＲＭＳジッタ動作の動的アウトプット表示を提供する。

最大振幅値およびＲＭＳ値は、遠隔通信システムをデバッグするのに大変有用である。たとえば、最大振幅値はジッタの振幅を表し、ＲＭＳ値はジッタ“パワー”に類似する値を表す。

ブロック２１８ディザ（ｄｉｔｈｅｒ）ユニットは、試験用データ信号２２０を測定回路に投入するのに先立ち、これに追加のジッタ（たとえば、タイミングノイズ）を意図的に追加することで、ジッタ測定に精密度と分解能を追加する。いくつかのΔＴ時間遅延期間のタイミングの不確実性を追加することで、たとえば、試験用データ信号２２０上のジッタ値は１ΔＴ値より小さく決定される。このことは、たとえば、１ΔＴより小さな値を有する試験用データ信号２２０上に存在するジッタを考慮に入れることで説明される。この場合、サンプリングクロック信号２２２のあるサイクルから次のサイクルへのエッジ遷移動作の多くが、そのサンプリングクロックシグナル２２２サイクルの予想もしくは予測される遅延要素２０２ｘにおいて発生するであろう。したがって、ジッタが実際に存在する場合も、これはフリップ・フロップ２０４ｘにラッチされる場合に予期される“ジッタのない”アウトプットを変更しないであろう。したがって、遷移エッジが遅延要素２０２xの予期される各時間に現れるため、遷移エッジ上のジッタは隠され、検知されない。同じことが、とりわけジッタ値がいくつかの測定サイクルにわたりかなり安定している、ユニットおよび同様の小数のΔＴ値を有するより大きいジッタ値についてもいえるであろう。

しかし、ディザを試験用データ信号２２０に導入するために、ブロック２１８ディザユニットを用いることで、追加のタイミング不確実性がデータ信号上に追加される。追加のディザタイミングノイズにより起こされる追加のタイミング不確実性は、遷移エッジをより大きな軌跡で前後動させる。ジッタ周波数と比較して高い周波数であることが好ましい追加のディザタイミングノイズは、ここで検知され、試験用データ信号２２０と結合される。増加した信号軌跡により、結合された信号（ディザとデータ）は、フリップ・フロップ２０４xのうちのいくつかによって周期的に検知される。そして交互の検知が平均化され、実際のジッタのより正確な決定という結果になる。

その時、ブロック２１８ディザユニット自身からの高周波数タイミングノイズは、ブロック２１２のＤＳＰフィルタにより除去されるので、ディザ信号は、ジッタ測定回路１０２からのデータアウトプットの部分として決して現れない。さらに、ブロック２１８ディザユニットインプットの高周波数ノイズを選択することにより、ブロック２１２ＤＳＰフィルタを変更したり適合させたりする必要がなくなる。なぜなら、ディザの高周波数はＤＳＰフィルタを通過する対象帯域の外側のはずだからである。したがって、ブロック２１２ＤＳＰフィルタは既に、このような高周波数ノイズを除去するよう構成されているであろう。

ブロック２１８ディザユニットはいくつもの異なる方法で実施されることができる。た
とえば、ノイズのある電源がジッタ測定回路１０２として用いられることができる。このような電源は、一般的により安価であるため、ジッタ測定回路１０２の精度を予想外にあげる一方、そのコストを削減する。代替的にもしくは追加して、利用可能な集積回路が受信試験用データ信号２２０と直列におかれ、プログラム可能な遅延を追加し、したがって必要に応じてジッタ測定回路１０２の分解能を積極的にチューニングさせる。

以上のように、本発明はアナログ回路を用いることなく実施できる。したがって、ジッタ測定回路１０２の全体が単独のＦＰＧＡで実施できるため、コスト、サイズ、エネルギー消費、その他の観点から、大幅な節約が実現できる。このことは、部分的には、ＦＰＧＡキャリーチェーンをジッタ測定回路１０２の機能的タップ付き遅延線として用いることにより、ブロック２０２タップ付き遅延線がＦＰＧＡにおいて実施できることの発見により可能になる。（ＦＰＧＡキャリーチェーンは通常、論理演算アクセラレータとして用いられる。）とりわけ、キャリーチェーンで縦列接続したマルチプレクサは、直列に構成され、ブロック２０２タップ付き遅延線を形成する。その時キャリーチェーンで縦列接続したマルチプレクサにより提供される時間遅延は、ジッタ測定回路１０２の全体を単一のＦＰＧＡで実施することを予想外に可能にするために用いられる。

ここで図４を参照すると、本発明にしたがってジッタを測定する方法４００のフローチャートが示される。方法４００は、試験用信号をインプットしてブロック４０２内に信号遷移位置を生成することと、ブロック４０４内のサンプリングクロック信号を用いて信号遷移位置をラッチすることと、信号遷移位置をブロック４０６内の遅延値に変換することと、遅延値をブロック４０８内のエッジ位置アウトプットに変換することと、ブロック４１０内のエッジ位置アウトプットの値を検知することと、を含む。

本発明が数々の有利な点を有することが発見された。たとえば、ジッタ測定回路１０２はワンダを測定するためにも用いることができる。このことは、たとえば原子クロック源から入手可能であろう、長い時間にわたって安定性を有するサンプリングクロック信号２２２を用いることにより達成される。この時、この帯域幅の信号を検知しパスするために、対応するブロック２１２ＤＳＰフィルタに対する調節がなされるであろう。

ブロック２１４最大振幅検知器および／もしくはブロック２１６ＲＭＳ計算機からのアウトプットは、たとえばオシロスコープに表示され、ジッタ表示の視覚形態を提供することができる。

他の実施形態において、ブロック２１２ＤＳＰフィルタからのアウトプット信号は、高速フーリエ変換（“ＦＦＴ”）をされ、ジッタのためのスペクトラム信号を産出する。このような信号はこの時スペクトラムアナライザにより処理され、ジッタが存在する周波数を明らかにすることができる。このような結果は、ジッタソースの診断を大いに支援することができる。たとえば、ある実施において、３９０ｋＨｚのジッタがすぐに分離され、同じ３９０ｋＨｚの周波数でスイッチするＦＰＧＡスイッチング電源までさかのぼることができた。スイッチング電源は、ＦＦＴにより供給されたスペクトラルフィンガープリントで容易に特定された。

リアルタイム診断に加え、本発明はまた、ジッタ信号の、後からの再生および分析を提供する、記録装置とともに用いられることができる。このことは、ジッタのより注意深い評価を促進するのみならず、多様なシステム上で異なる時間に作成された測定の比較や、長期にわたる動向分析を可能にする。これは、故障の間記録し、その故障の原因を分析するべく再生することにより、装置故障の分析のために用いられることもできる。

本発明はまた、信号補正器にフィードバックするジッタ分析の結果を用いることにより
、自動補正を可能にし、それにより動的ジッタ減衰器として機能する。

本発明はまた、相“衝突”、つまりデータ信号の相の突然の変化を測定することができる。相衝突の一例は、多重化状態において、いくつかの追加のＴ１を多重化信号に追加するなどの追加の装置の起動の際に発生しうる。これが起こった時には、信号の相が突然変化することがある。

上記の技術に基づいて、本発明はまた、ＦＰＧＡの電源にどれだけのノイズがあるかを測定するために用いられることもできる。ますます速いレートで動く現在のＦＰＧＡにとって、これは大きな関心事となっている。本発明は単一のＦＰＧＡ上で実施されることができるため、本発明はターゲットのＦＰＧＡにロードされ、上述のように用いられ、ＦＰＧＡ電源の品質を測定することができる。

また他の実施形態において、本発明は、要求されるアウトプットと比較して、ノイズのある測定が高い割合でなされる環境において、大変精密な時間測定を行うために用いられることができる。ブロック２１２ＤＳＰフィルタはその時、高周波数ノイズを除去するためにキャリブレートされ、ブロック２１８ディザユニットにより加えられたノイズの処理および除去にいくらか類似した、精密な時間測定をする。

したがって、本発明のジッタ測定方法および装置が、データ伝送信号におけるジッタを診断する、重要かつ、従来知られておらず不可能だった解決法、能力、機能的利点を備えることが発見された。結果としての処理および構成は、容易で、経済的で、複雑でなく、極めて多目的で、正確で、感度が高く、効率的なものであり、既知の要素を適合させることで、すぐに製造、適用、利用するべく実施できる。

本発明は特定の最適な様態に関連して説明されたが、当業者にとって、前述の記載を踏まえて、多様な代替、改良、変更が明らかであろうことが理解されるべきである。したがって、含まれる請求項の範囲内にある、これら全ての代替、改良、および変更を包含することが目的とされる。ここまでに記述され、または添付の図面に示された全ての事項は、例示的なものであり、限定を意味するものではないと解されるべきである。

ジッタ測定回路が用いられるネットワークの概観図である。 本発明による図１のジッタ測定回路のブロック回路図である。 クロックと遅延を図２の時間値に変換するコンバータのブロック回路図である。 本発明によるジッタ測定方法のフローチャートである。

Claims (10)

1. 試験用信号［２２０］をインプットして［４０２］信号遷移位置を生成するステップと、
   サンプリングクロック信号［２２２］を用いて信号遷移位置をラッチするステップ［４０４］と、
   信号遷移位置を遅延値に変換するステップ［４０６］と、
   遅延値をエッジ位置アウトプット［３１０］に変換するステップ［４０８］と、
   エッジ位置アウトプット［３１０］の値を検知するステップ［４１０］とを備える、ジッタを測定する方法［４００］。
2. エッジ位置アウトプット［３１０］の値を検知するステップ［４１０］に先立って、エッジ位置アウトプット［３１０］をフィルタリングするステップ［２１２］をさらに備える、請求項１に記載の方法［４００］。
3. 試験用信号［２２０］をインプットして［４０２］信号遷移位置を生成することに先立って、ディザ信号［２１８］を試験用信号［２２０］に加えるステップをさらに備える、請求項１に記載の方法［４００］。
4. エッジ位置アウトプット［３１０］を分析して所定の規模を超えるエッジ位置動作を判定するステップをさらに備える、請求項１に記載の方法［４００］。
5. エッジ位置アウトプット［３１０］を分析してその二乗平均平方根を提供するステップをさらに備える、請求項１に記載の方法［４００］。
6. 内部にインプットされた試験用信号［２２０］から、内部に信号遷移位置を生成するタップ付き遅延線［２０２］と、
   サンプリングクロック信号［２２２］と、
   サンプリングクロック信号［２２２］に応じて内部に信号遷移位置をラッチするために接続されたサンプルレジスタ［２０４］と、
   信号遷移位置を遅延値に変換するために接続された優先エンコーダ［２０６］と、
   遅延値をエッジ位置アウトプット［３１０］に変換するために接続されたコンバータ［２０８］と、
   エッジ位置の値を検知するために接続された最大振幅検知器［２１４］とを備える、ジッタを測定する装置［１０２］。
7. 最大振幅検知器［２１４］がエッジ位置の値を検知するのに先立ち、エッジ位置アウトプット［３１０］をフィルタリングするために接続されたデジタル信号処理フィルタ［２１２］をさらに備える、請求項１１に記載の装置［１０２］。
8. 試験用信号［２２０］がタップ付き遅延線［２０２］にインプットされるのに先立ち、ディザ信号を試験用信号［２２０］に加えるために接続されるディザユニット［２１８］をさらに備える、請求項１１に記載の装置［１０２］。
9. エッジ位置アウトプット［３１０］を分析して所定の規模を超えるエッジ位置動作を報告するために接続されるオーバーレンジ検知器［２１０］をさらに備える、請求項１１に記載の装置［１０２］。
10. 二乗平均平方根の測定演算を行い、
    エッジ位置アウトプット［３１０］を分析してその二乗平均平方根を提供するために接
    続される、
    ブロック［２１６］をさらに備える、請求項１１に記載の装置［１０２］。

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