KR102410014B1 - 클락 지터 측정 회로 및 이를 포함하는 반도체 장치 - Google Patents

클락 지터 측정 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

본 개시의 예시적 실시예에 따른 클락 지터 측정 회로는, 입력 클락 신호에 각각 동기된 내부 클락 신호 및 단일 펄스 신호를 생성하는 내부 신호 생성기, 직렬 연결되고, 내부 클락 신호의 에지(edge)가 지연된 복수의 지연 에지들에 대응하는 복수의 에지 검출 신호들을 각각 생성하는 복수의 에지 지연 셀들, 복수의 에지 검출 신호들 각각에 동기하여 단일 펄스 신호를 래치하고, 복수의 샘플 신호들을 출력하는 복수의 래치 회로들, 및 복수의 샘플 신호들 중 활성화된 것들을 카운팅함으로써 카운트 값을 출력하는 카운트 서브-회로를 포함할 수 있다.

Description

클락 지터 측정 회로 및 이를 포함하는 반도체 장치{CLOCK JITTER MEASUREMENT CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 개시의 기술적 사상은 클락 신호의 지터(jitter)에 관한 것으로서, 자세하게는 클락 지터의 측정을 위한 회로 및 방법에 관한 것이다.
디지털 회로는 클락 신호에 동기됨으로써 동작할 수 있다. 예를 들면, 디지털 회로는 복수의 플립플롭들을 포함할 수 있고, 복수의 플립플롭들 각각은 클락 신호의 에지에 응답하여 동작할 수 있다. 또한, 클락 신호에 동기되어 동작하는 기능 블록들은 상이한 동작 주파수들을 각각 가질 수 있고, 이에 따라 다양한 주파수를 가지는 복수의 클락 신호들이 생성될 수 있다.
설계자에 의해서 클락 신호의 지터가 고려된 설계에 기인하여, 기능 블록의 성능은 클락 신호의 지터에 의해서 제한될 수 있다. 클락 신호의 지터는 반도체 제조 공정의 편차에 기인하여 다이(die) 별로 또는 다이 내에서 상이할 수도 있고, 디지털 회로의 온도 또는 디지털 회로에 인가된 전압에 따라 변할 수도 있으며, 클락 신호를 생성하는 회로(예컨대, PLL(phase locked loop))의 성능에 따라 결정될 수도 있다.
본 개시의 기술적 사상의 일측면은 클락 지터의 측정에 관한 것으로서, 클락 지터 측정 회로 및 그것을 포함하는 반도체 장치를 제공하고, 클락 지터 측정 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 클락 지터 측정 회로는, 입력 클락 신호에 각각 동기된 내부 클락 신호 및 단일 펄스 신호를 생성하는 내부 신호 생성기, 직렬 연결되고, 내부 클락 신호의 에지(edge)가 지연된 복수의 지연 에지들에 대응하는 복수의 에지 검출 신호들을 각각 생성하는 복수의 에지 지연 셀들, 복수의 에지 검출 신호들 각각에 동기하여 단일 펄스 신호를 래치하고, 복수의 샘플 신호들을 출력하는 복수의 래치 회로들, 및 복수의 샘플 신호들 중 활성화된 것들을 카운팅함으로써 카운트 값을 출력하는 카운트 서브-회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 반도체 장치는, 입력 클락 신호를 수신하고, 입력 클락 신호에 동기하여 동작하는 논리 회로를 포함하는 기능 블록, 입력 클락 신호에 동기된 단일 펄스 동안 입력 클락 신호의 에지(edge)가 지연된 복수의 지연 에지들을 카운팅한 값에 기초하여 입력 클락 신호의 지터를 측정하는 클락 지터 측정 회로, 및 입력 클락 신호의 지터에 기초하여 논리 회로의 성능을 조절하는 성능 제어 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 클락 지터 측정 방법은, 입력 클락 신호에 동기된 내부 클락 신호를 생성하고, 내부 클락 신호의 에지가 지연된 복수의 지연 에지들에 대응하는 복수의 에지 검출 신호들을 생성하는 단계, 입력 클락 신호에 동기된 단일 펄스 신호를 생성하는 단계, 복수의 에지 검출 신호들에 동기하여 단일 펄스 신호를 래치함으로써 복수의 샘플 신호들을 생성하는 단계, 및 복수의 샘플 신호들 중 활성화된 것들을 카운트함으로써 카운트 값을 생성하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 클락 지터 측정을 위한 회로 및 방법에 의하면, 클락 신호의 단방향 에지만을 사용함으로써 클락 신호의 듀티나 지연 셀의 특성으로부터 독립적으로 클락 신호의 지터를 측정할 수 있고, 지연 체인의 길이를 증가시킴으로써 측정의 정확도를 향상시킬 수 있다.
또한, 본 개시의 예시적 실시예에 따른 클락 지터 측정을 위한 회로 및 방법에 의하면, 클락 신호의 지터를 정확하게 측정함으로써 클락 신호를 사용하는 디지털 회로의 성능 및 전력 소비를 최적화할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 클락 지터 측정을 위한 회로 및 방법에 의하면, 클락 지터 측정 회로는 디지털 합성 가능할 뿐만 아니라 클락 지터 측정을 위한 기준 신호가 불필요하기 때문에, 구현이 용이하고 다양한 어플리케이션에 사용될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 클락 지터 측정을 위한 회로 및 방법에 의하면, PVT(process voltage temperature) 변이에 둔감한 구조적 특징에 기인하여 PVT 변이를 보상하기 위한 구성이 생략될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 클락 지터 측정 회로의 블록도이다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 입력 클락 신호 및 단일 펄스 신호의 타이밍도이다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 에지 지연 체인의 예시를 나타내는 블록도이다.
도 4는 본 개시의 예시적 실시예에 따라 도 3의 에지 지연 체인이 출력하는 에지 검출 신호들의 타이밍도이다.
도 5는 본 개시의 예시적 실시예에 따라 도 3의 에지 지연 체인에 포함된 에지 지연 셀의 예시를 나타내는 블록도이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따라 도 5의 에지 검출기의 예시들을 나타내는 블록도들이다.
도 7은 본 개시의 예시적 실시예에 따라 도 1의 래치 블록의 예시를 나타내는 블록도이다.
도 8은 본 개시의 예시적 실시예에 따라 래치 블록의 출력 신호인 샘플 신호들의 타이밍도이다.
도 9는 본 개시의 예시적 실시예에 따라 도 1의 내부 신호 생성기의 예시를 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시예에 따라 도 1의 래치 블록의 예시를 나타내는 블록도이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따라 도 9의 내부 신호 생성기의 출력 신호들을 나타내는 타이밍도들이다.
도 12는 본 개시의 예시적 실시예에 따라 도 1의 내부 신호 생성기의 예시를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따라 도 12의 내부 신호 생성기의 출력 신호들을 나타내는 타이밍도이다.
도 14a 및 도 14b는 본 개시의 예시적 실시예에 따라 도 1의 지터 추정기의 예시들을 나타내는 블록도들이다.
도 15a 및 도 15b는 본 개시의 예시적 실시예에 따른 클락 지터 측정 회로를 포함하는 반도체 장치들을 나타내는 블록도들이다.
도 16은 본 개시의 예시적 실시예에 따른 클락 지터 측정 방법을 나타내는 순서도이다.
도 17 및 도 18은 본 개시의 예시적 실시예들에 따른 클락 지터 측정 방법들을 나타내는 순서도들이다.
도 1은 본 개시의 예시적 실시예에 따른 클락 지터 측정 회로(100)의 블록도이고, 도 2는 본 개시의 예시적 실시예에 따라 도 1의 입력 클락 신호(CK_IN) 및 단일 펄스 신호(SP)의 타이밍도이다. 도 1의 클락 지터 측정 회로(100)는 반도체 공정에 의해서 제조될 수 있고, 반도체 장치에 포함될 수 있다. 도 1에 도시된 바와 같이 클락 지터 측정 회로(100)는 입력 클락 신호(CK_IN)를 수신할 수 있고, 입력 클락 신호(CK_IN)의 지터(jitter)를 측정함으로써 지터 출력 신호(J_OUT)를 생성할 수 있다.
도 2를 참조하면, 입력 클락 신호(CK_IN)가 주기 "T"를 가지도록 생성되나, 입력 클락 신호(CK_IN)를 수신하는 기능 블록에 포함된 회로, 예컨대 논리 회로는 다양한 요인들에 의해서 발생한 입력 클락 신호(CK_IN)의 주기 "T"의 편차(deviation)를 경험할 수 있다. 반도체 장치에 포함된 기능 블록은 반도체 장치를 구동하는 하나이상의 회로들을 포함할 수 있다. 도 2에 도시된 바와 같이, 상승 에지에서 트리거링된 입력 클락 신호(CK_IN)들을 중첩시키는 경우, 다음 상승 에지들이 중첩된 영역으로서 입력 클락 신호(CK_IN)의 지터가 나타날 수 있다. 입력 클락 신호(CK_IN)의 지터는 입력 클락 신호(CK_IN)에 동기하여 동작하는 기능 블록의 성능을 제한할 수 있다. 예를 들면, 입력 클락 신호(CK_IN)를 수신하는 기능 블록의 크리티컬 패스(critical path)의 지연 시간은 주기 "T"보다 짧은 "T_min"보다 작을 수 있다.
입력 클락 신호(CK_IN)의 지터는 다양한 요인들에 기인하여 변동될 수 있다. 예를 들면, 입력 클락 신호(CK_IN)는 PVT(process voltage temperature) 변이에 기인하여 변동할 수 있다. 즉, 동일하게 설계되어 제조된 회로들일지라도, 반도체 제조 공정의 편차에 기인하여 다이(die)마다 상이한 입력 클락 신호(CK_IN)의 지터가 초래될 수도 있고, 동일한 다이에서도 상이한 입력 클락 신호(CK_IN)의 지터가 초래될 수 있으며, 디지털 회로의 온도 및/또는 디지털 회로에 인가되는 전압에 기인하여 입력 클락 신호(CK_IN)의 지터가 증가하거나 감소할 수도 있다. 설계자는 집적 회로 설계시, 이러한 입력 클락 신호(CK_IN)의 지터의 변동을 고려하여 입력 클락 신호(CK_IN)에 대하여 높은 마진을 책정할 수 있고, 이에 따라 집적 회로의 성능은 더욱 제한될 수 있다.
클락 지터 측정 회로(100)는, 후술되는 바와 같이, 입력 클락 신호(CK_IN)의 단방향 에지, 예컨대 상승 에지(rising edge) 또는 하강 에지(falling edge)를 사용하므로 입력 클락 신호(CK_IN)의 주기를 정확하게 측정할 수 있고, 높은 정확도의 지터 측정을 제공할 수 있다. 정확하게 측정된, 입력 클락 신호(CK_IN)의 지터 및/또는 주기에 기인하여, 기능 블록 및 기능 블록을 포함하는 디지털 회로의 성능은 최적화될 수 있다. 또한, 후술되는 바와 같이, 클락 지터 측정 회로(100)는 증폭기 등과 같은 아날로그 회로를 포함하지 아니하므로 디지털 합성 가능할 수 있고, 이에 따라 표준 셀 라이브러리(standard cell library)에 포함된 표준 셀들로서 구현할 수 있다. 결과적으로, 클락 지터 측정 회로(100)는 디지털 회로의 다른 블록들과 함께 구현하는 것이 용이할 수 있고, 다양한 어플리케이션에 광범위하게 사용될 수 있다. 또한, 클락 지터 측정 회로(100)는 후술될 구조적 특징에 기인하여 PVT 변이에 둔감하므로, PVT 변이를 보상할 필요 없이 입력 클락 신호(CK_IN)의 지터가 정확하게 측정될 수 있다.
도 1을 참조하면, 클락 지터 측정 회로(100)는 내부 신호 생성기(110), 에지 지연 체인(120), 래치 블록(130), 카운트 서브-회로(140) 및 지터 추정기(150)를 포함할 수 있다. 내부 신호 생성기(110)는 입력 클락 신호(CK_IN)를 수신할 수 있고, 내부 클락 신호(CK_INT) 및 단일 펄스 신호(SP)를 생성할 수 있다. 내부 신호 생성기(110)에 의해서 생성되는 내부 클락 신호(CK_INT) 및 단일 펄스 신호(SP)는 입력 클락 신호(CK_IN)에 동기될 수 있다. 예를 들면, 내부 클락 신호(CK_INT)는 입력 클락 신호(CK_IN)를 분주함으로써 생성될 수 있고, 단일 펄스 신호(SP)는 입력 클락 신호(CK_IN)의 에지에 동기되어 활성화되거나 비활성화될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 입력 클락 신호(CK_IN)의 주기를 측정하기 위하여, 내부 신호 생성기(110)는 입력 클락 신호(CK_IN)의 주기와 동일한 활성 펄스 폭(active pulse width)을 가지는 단일 펄스 신호(SP)를 생성할 수 있다.
에지 지연 체인(120)은 내부 신호 생성기(110)로부터 내부 클락 신호(CK_INT)를 수신할 수 있고, 복수의 에지 검출 신호들(E_DET)을 생성할 수 있다. 복수의 에지 검출 신호들(E_DET)은 내부 클락 신호(CK_INT)의 에지가 지연된 복수의 지연 에지들에 대응할 수 있고, 일정한 활성 펄스 폭을 가질 수 있다. 에지 지연 체인(120)은 직렬 연결된 복수의 에지 지연 셀들을 포함할 수 있고, 내부 클락 신호(CK_INT)는 복수의 에지 지연 셀들 중 첫 번째 에지 지연 셀에 입력될 수 있다. 복수의 에지 검출 신호들(E_DET) 각각은 복수의 에지 지연 셀들로부터 출력될 수 있다. 이하에서, 설명의 편의상 내부 클락 신호(CK_INT)의 상승 에지를 지연시키는 에지 지연 체인(120)의 예시들이 주로 설명되나, 에지 지연 체인(120)은 내부 클락 신호(CK_INT)의 하강 에지를 지연시킬 수도 있는 점은 이해될 것이다. 에지 지연 체인(120)에 대한 예시는 도 3을 참조하여 후술될 것이다.
래치 블록(130)은 에지 지연 체인(120)으로부터 복수의 에지 검출 신호들(E_DET)을 수신할 수 있고, 내부 신호 생성기(110)로부터 단일 펄스 신호(SP)를 수신할 수 있으며, 복수의 샘플 신호들(SA)을 생성할 수 있다. 래치 블록(130)은 복수의 래치 회로들을 포함할 수 있고, 복수의 래치 회로들은 복수의 에지 검출 신호들(E_DET)에 각각 동기되어 단일 펄스 신호(SP)를 래치할 수 있다. 즉, 복수의 래치 회로들 각각은 자신에게 수신되는 복수의 에지 검출 신호들(E_DET) 중 하나에 동기되어 단일 펄스 신호(SP)를 래치할 수 있고, 이에 따라 샘플 신호들(SA) 중 하나로서 활성화되거나 비활성화된 신호를 출력할 수 있다. 결과적으로, 에지 지연 체인(120)에 포함된 에지 지연 셀들의 개수, 래치 블록(130)에 포함된 래치 회로들의 개수, 에지 검출 신호들(E_DET)에 포함된 신호들의 개수 및 샘플 신호들(SA)에 포함된 신호들의 개수는 동일할 수 있다. 래치 블록(130)에 대한 자세한 내용은 도 7 및 도 10을 참조하여 후술될 것이다.
카운트 서브-회로(140)는 래치 블록(130)으로부터 복수의 샘플 신호들(SA)을 수신할 수 있고, 카운트 신호(CNT)를 출력할 수 있다. 카운트 서브-회로(140)는 복수의 샘플 신호들(SA) 중 활성화된 것들의 개수를 카운트할 수 있고, 복수의 샘플 신호들(SA) 중 활성화된 것들의 개수를 나타내는 카운트 신호(CNT)를 출력할 수 있다. 예를 들면, 에지 지연 체인(120)에 포함된 복수의 에지 지연 셀들은 2N개일 수 있고, 이에 따라 복수의 샘플 신호들(SA)은 2N개의 신호들을 포함할 수 있고, 카운트 서브-회로(140)는 2N개의 샘플 신호들(SA) 중 활성화된 것들을 카운트함으로써 N비트의 카운트 신호(CNT)를 생성할 수 있다. 카운트 서브-회로(140)에 의해서 출력되는 카운트 신호(CNT)가 나타내는 값은 단일 펄스 신호(SP)의 활성화 펄스 폭에 비례할 수 있고, 입력 클락 신호(CK_IN)에 동기된 단일 펄스 신호(SP)에 기인하여 카운트 신호(CNT)가 나타내는 값은 입력 클락 신호(CK_IN)의 주기에 비례할 수 있다. 즉, 카운트 신호(CNT)로부터 입력 클락 신호(CK_IN)의 주기가 측정될 수 있다.
지터 추정기(150)는 카운트 서브-회로(140)로부터 카운트 신호(CNT)를 수신할 수 있고, 카운트 신호(CNT)에 기초하여 입력 클락 신호(CK_IN)의 지터를 추정함으로써 지터 출력 신호(J_OUT)를 생성할 수 있다. 일부 실시예들에서, 지터 추정기(150)는 에지 지연 체인(120)에 포함된 에지 지연 셀들의 개수 및 카운트 신호(CNT)에 기초하여 입력 클락 신호(CK_IN)의 지터를 추정할 수 있다. 예를 들면, 단일 펄스 신호(SP)가 내부 클락 신호(CK_INT)의 주기(예컨대, 도 4의 T_I)와 일치하는 활성 펄스 폭을 가지는 경우, 카운트 신호(CNT)는 에지 지연 체인(120)에 포함된 에지 지연 셀들의 개수와 일치하는 값을 가질 수 있다. 이를 이용하여, 지터 추정기(150)는 입력 클락 신호(CK_IN)의 지터를 추정할 수 있고, 지터에 대한 정보를 포함하는 지터 출력 신호(J_OUT)를 생성할 수 있다. 지터 추정기(150)의 예시들은 도 14a 및 도 14b를 참조하여 후술될 것이며, 클락 지터 측정 회로(100)의 내부 신호들에 대한 설명은 도 4 및 도 8의 타이밍도들을 참조하여 후술될 것이다. 일부 실시예들에서, 지터 추정기(150)는 클락 지터 측정 회로(100) 외부에 존재할 수 있고, 클락 지터 측정 회로(100)는 카운트 신호(CNT)를 외부로 출력할 수도 있다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 에지 지연 체인(120)의 예시를 나타내는 블록도이고, 도 4는 본 개시의 예시적 실시예에 따라 도 3의 에지 지연 체인(120')이 출력하는 에지 검출 신호들(E_DET)의 타이밍도이다. 도 1을 참조하여 전술된 바와 같이, 도 3의 에지 지연 체인(120')은 도 1의 내부 신호 생성기(110)로부터 내부 클락 신호(CK_INT)를 수신할 수 있고, 도 1의 래치 블록(130)으로 에지 검출 신호들(E_DET)을 제공할 수 있다.
도 3을 참조하면, 에지 지연 체인(120')은 직렬 연결된 M개의 에지 지연 셀들(121_1 내지 121_M)을 포함할 수 있다. M개의 에지 지연 셀들(121_1 내지 121_M) 중 첫 번째 에지 지연 셀(121_1)은 내부 클락 신호(CK_INT)를 수신할 수 있고, M개의 에지 지연 셀들(121_1 내지 121_M)은 M개의 에지 검출 신호들(E_DET[1] 내지 E_DET[M])을 출력할 수 있다. 에지 지연 셀은, 일부 실시예들에서 자신이 생성한 에지 검출 신호를 후속하는 에지 지연 셀에 전달할 수도 있고, 일부 실시예들에서 자신이 생성한 에지 검출 신호를 지연시킨 신호를 후속하는 에지 지연 셀에 전달할 수도 있다. 이에 따라, 도 4에 도시된 바와 같이, 에지 검출 신호들(E_DET)은 상이한 시점들에서 에지를 가지는 M개의 신호들을 포함할 수 있다. 일부 실시예들에서, M개의 에지 지연 셀들(121_1 내지 121_M)은 동일한 구조를 가질 수도 있고, M개의 에지 지연 셀들(121_1 내지 121_M) 중 2이상의 지연 셀들은 상이한 구조를 가질 수도 있다.
도 4를 참조하면, M개의 에지 지연 셀들(121_1 내지 121_M) 중 마지막 에지 지연 셀(121_M)의 출력인 에지 검출 신호(E_DET[M])는 내부 클락 신호(CK_INT)의 에지로부터 "D_TOT"만큼 지연된 에지를 가질 수 있다. 즉, 도 3의 M개의 에지 지연 셀들(121_1 내지 121_M)의 총 지연 시간은 "D_TOT"일 수 있다. 도 4에 도시된 바와 같이, "D_TOT"가 "T_I"보다 큰 경우, 내부 클락 신호(CK_INT)의 주기 "T_I" 내에 발생된, M개의 에지 검출 신호들(E_DET[1] 내지 E_DET[M])의 상승 에지들의 개수는 M으로 일정할 수 있고, 노이즈에 기인하여 M개의 에지 지연 셀들(121_1 내지 121_M) 각각의 지연 시간이 변경되거나 PVT 변이가 발생하더라도 M은 일정하게 유지될 수 있다. 이러한 특성에 기초하여, 내부 클락 신호(CK_INT)의 주기 "T_I" 보다 짧거나 긴 시간 간격 동안 발생한 M개의 에지 지연 셀들(121_1 내지 121_M)의 상승 에지들의 개수를 카운트함으로써, 그 시간 간격(t)의 길이를 측정할 수 있다. 이와 같이, 시간 간격을 디지털 값으로 변환하는 회로는 TDC(time-to-digit converter)로서 지칭될 수 있고, 도 3 및 도 4에 도시된 바와 같이 복수의 상이한 지연을 가지는 에지 검출 신호들을 사용하여 시간 간격을 디지털 값으로 변환하는 회로는 추계적(stochastic) TDC로서 지칭될 수 있다.
도 3에 도시된 M개의 에지 지연 셀들(121_1 내지 121_M) 각각은 입력 신호의 에지를 검출함으로써 에지 검출 신호를 생성할 수 있고, 에지 검출 신호 또는 에지 검출 신호를 지연 시킨 신호를, 후속하는 에지 지연 셀에 제공할 수 있다. 이와 같이, 내부 클락 신호(CK_IN)를 지연시키는 대신, 내부 클락 신호(CK_IN)의 에지를 지연시킴으로써 에지 검출 신호들(E_DET)이 손실없이 생성될 수 있다. 예를 들면, 내부 클락 신호(CK_IN)가 지연 셀에 의해서 지연되는 경우, 지연된 클락 신호는 상승 시간 및 하강 시간 사이 불일치, 듀티비, 지연 셀의 상승 에지 응답 특성 및 하강 에지 응답 특성 사이 불일치 등에 기인하여, 지연된 복수의 클락 신호들은 오차를 가지거나 정상적으로 생성되지 아니할 수 있다. 내부 클락 신호(CK_IN)의 에지를 지연시킴으로써 이러한 문제들이 해소될 수 있을 뿐만 아니라, 에지 지연 체인(120')의 길이, 즉 에지 지연 체인(120')에 포함된 에지 지연 셀들(121_1 내지 121_M)의 개수가 증가함에 따라 도 4에서 내부 클락 신호(CK_IN)의 주기(T_I)에 포함되는 에지들의 개수(즉, M)는 증가할 수 있고, 결과적으로 지터 측정의 정확도(또는 분해능)는 더욱 향상될 수 있다. 에지 지연 셀에 대한 예시는 도 5, 도 6a 및 도 6b를 참조하여 후술될 것이다.
도 5는 본 개시의 예시적 실시예에 따라 도 3의 에지 지연 체인(120')에 포함된 에지 지연 셀의 예시를 나타내는 블록도이다. 도 3을 참조하여 전술된 바와 같이, 도 5의 에지 지연 셀(121)은 입력 신호(IN)의 에지를 검출함으로써 에지 검출 신호(E_DET[i])를 생성할 수 있고, 에지 검출 신호(E_DET[i]) 또는 에지 검출 신호(E_DET[i])를 지연시킨 출력 신호(OUT)를 생성할 수 있다. 도 5는 에지 검출 신호(E_DET[i])를 지연시킨 출력 신호(OUT)를 생성하는 에지 지연 셀의 예시를 도시한다.
도 5를 참조하면, 에지 지연 셀(121)은 에지 검출기(32) 및 지연부(34)를 포함할 수 있다. 에지 검출기(32)는 입력 신호의 에지, 예컨대 상승 에지 또는 하강 에지를 검출함으로써 일정한 활성 펄스 폭을 가지는 에지 검출 신호(E_DET[i])를 생성할 수 있다. 검출된 에지에 기인하여 에지 검출 신호(E_DET[i])의 활성 펄스가 발생하는 시점은 에지로부터 지연될 수 있다.
지연부(34)는 에지 검출 신호(E_DET[i])를 지연시킴으로써 출력 신호(OUT)를 생성할 수 있다. 지연부(34)는 다양한 방식으로 구현될 수 있고, 예컨대 인버터(inverter) 또는 2개 이상의 직렬 연결된 인버터들을 포함할 수 있다. 도 4를 다시 참조하면, 지연 시간(D_TOT)이 내부 클락 신호(CK_INT)의 주기(T_I)보다 길도록, 입력 신호(IN)의 에지로부터 에지 검출 신호(E_DET[i])까지의 지연 및 에지 지연 체인(예컨대, 도 3의 120')에 포함된 에지 지연 셀들의 개수(M)에 기초하여, 지연부(34)의 삽입 여부 및 지연부(34)의 지연이 결정될 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따라 도 5의 에지 검출기(32)의 예시들을 나타내는 블록도들이다. 구체적으로, 도 6a 및 도 6b는 입력 신호(IN)의 상승 에지를 검출하는 예시적인 에지 검출기들(32a, 32b)을 도시하고, 본 개시의 예시적 실시예들은 에지 검출기들(32a, 32b)에 제한되지 아니하는 점은 이해될 것이다.
도 6a를 참조하면, 에지 검출기(32a)는 인버터(32_1) 및 AND 게이트(32_2)를 포함할 수 있다. 이에 따라, 입력 신호(IN) 및 인버터(32_1)의 출력 신호가 모두 로직 하이일 때 에지 검출 신호(E_DET[i])가 로직 하이일 수 있다. 결과적으로 도 6a에서, 에지 검출 신호(E_DET[i])의 활성 펄스 폭은, 인버터(32_1)의 지연 시간에 대응할 수 있다.
도 6b를 참조하면, 에지 검출기(32b)는 플립플롭(32_3)을 포함할 수 있다. 도 6b에 도시된 바와 같이, 로직 하이(H)가 플립플롭(32_3)의 데이터 입력 단자(D)에 인가될 수 있고, 입력 신호가 플립플롭(32_3)의 클락 입력 단자에 인가될 수 있다. 또한, 플립플롭(32_3)의 데이터 출력 단자(Q)는 리셋 입력 단자(R)와 연결될 수 있다. 이에 따라, 플립플롭(32_3)이 파지티브 에지 트리거드 플립플롭인 경우, 입력 신호(IN)의 상승에지에 응답하여 일정한 활성 펄스 폭을 가지는 에지 검출 신호(E_DET[i])가 생성될 수 있다. 결과적으로, 도 6b에서 에지 검출 신호(E_DET[i])의 활성 펄스 폭은, 플립플롭(32_3)의 클락 입력 단자으로부터 데이터 출력 단자(Q)까지 지연 시간 및 리셋 입력 단자로부터 데이터 출력 단자(Q)까지 지연 시간의 합에 대응할 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 도 1의 래치 블록(130)의 예시를 나타내는 블록도이고, 도 8은 본 개시의 예시적 실시예에 따라 래치 블록(130)의 출력 신호인 샘플 신호들(SA)의 타이밍도이다. 도 1을 참조하여 전술된 바와 같이, 도 7의 래치 블록(130a)은 에지 지연 체인(120)으로부터 복수의 에지 검출 신호들(E_DET)을 수신할 수 있고, 내부 신호 생성기(110)로부터 단일 펄스 신호(SP)를 수신할 수 있으며, 복수의 샘플 신호들(SA)을 출력할 수 있다. 이하에서 도 7 및 도 8은 도 1을 참조하여 설명될 것이다.
도 7을 참조하면, 래치 블록(130a)은 M개의 래치 회로들(131_1 내지 131_M)을 포함할 수 있다. M개의 래치 회로들(131_1 내지 131_M)은 도 3의 에지 지연 체인(120)으로부터 수신된 M개의 에지 검출 신호들(E_DET[1] 내지 E_DET[M])을 각각 수신할 수 있고, 도 1의 내부 신호 생성기(110)로부터 수신된 단일 펄스 신호(SP)를 공통적으로 수신할 수 있으며, M개의 샘플 신호들(SA[1] 내지 SA[M])을 각각 출력할 수 있다. 예를 들면, 제1 래치 회로(131_1)는 제1 에지 검출 신호(E_DET[1]) 및 단일 펄스 신호(SP)를 수신할 수 있고, 제1 에지 검출 신호(E_DET[1])에 동기하여 단일 펄스 신호(SP)를 래치함으로써 제1 샘플 신호(SA[1])를 출력할 수 있다.
일부 실시예들에서, M개의 래치 회로들(131_1 내지 131_M) 각각은 D-플립플롭일 수 있다. 예를 들면, 단일 펄스 신호SP)가 D-플립플롭의 데이터 입력 단자에 인가될 수 있고, D-플립플롭들의 클락 입력 단자들은 M개의 에지 검출 신호들(E_DET[1] 내지 E_DET[M])을 각각 수신할 수 있고, 데이터 출력 단자들은 M개의 샘플 신호들(SA[1] 내지 SA[M])을 각각 출력할 수 있다.
도 8을 참조하면, 단일 펄스 신호(SP)는 시간 간격(t) 동안 활성화될 수 있고, M개의 에지 검출 신호들(E_DET[1] 내지 E_DET[M]) 중 시간 간격(t) 동안 상승 에지를 가지는 에지 검출 신호를 수신하는 래치 회로는 활성화된 샘플 신호를 출력할 수 있다. 예를 들면, 도 8에 도시된 바와 같이, 시간 간격(t) 사이에 상승 에지를 가지는 에지 검출 신호(E_DET[i])에 의하여, 샘플 신호(SA[i])는 활성화(즉, "L" 레벨로부터 "H" 레벨로 천이)될 수 있는 한편, 시간 간격(t) 사이에 상승 에지를 가지지 아니하는 에지 검출 신호(E_DET[j])에 의하여, 샘플 신호(SA[j])는 비활성화 상태로 유지(즉, "L" 레벨에서 유지)될 수 있다. 단일 펄스 신호(SP)가 비활성화된 이후, 도 1의 카운트 서브-회로(140)는 샘플 신호들(SA) 중 활성화된(즉, "H" 레벨인) 것들을 카운트함으로써, 시각 t01에서 활성화된 샘플 신호들의 개수를 나타내는 값 "C"를 가지는 카운트 신호(CNT)를 출력할 수 있고, "C"는 시간 간격(t)에 비례할 수 있다. 도 4를 참조하여 전술된 바와 같이 에지 지연 체인(120)에 포함된 에지 지연 셀들의 개수인 "M"이 내부 클락 신호(CK_INT)의 주기 "T_I"에 대응하기 때문에, 아래 [수학식1]과 같이 값 "C"로부터 시간 간격(t)이 계산될 수 있다.
Figure 112017116020057-pat00001
도 9는 본 개시의 예시적 실시예에 따라 도 1의 내부 신호 생성기(110)의 예시를 나타내는 블록도이다. 도 1을 참조하여 전술된 바와 같이, 도 9의 내부 신호 생성기(110a)는 입력 클락 신호(CK_IN)를 수신할 수 있고, 입력 클락 신호(CK_IN)에 동기된 내부 클락 신호(CK_INT) 및 단일 펄스 신호(SP)를 각각 생성할 수 있다. 도 7을 참조하면, 내부 신호 생성기(110a)는 주파수 분주기(112a), 주기 신호 생성기(114a) 및 리셋 신호 생성기(116a)를 포함할 수 있다.
주파수 분주기(112a)는 입력 클락 신호(CK_IN)를 분주함으로써 내부 클락 신호(CK_INT)를 생성할 수 있다. 일부 실시예들에서, 주파수 분주기(112a)는 입력 클락 신호(CK_IN)를 2분주함으로써 입력 클락 신호(CK_IN)의 주기의 2배인 주기를 가지는 내부 클락 신호(CK_INT)를 생성할 수 있다. 입력 클락 신호(CK_IN)를 2분주하기 위하여, 예를 들면 주파수 분주기(112a)는, 입력 클락 신호(CK_IN)를 수신하고 데이터 입력 및 데이터 출력이 인버터로 연결된 플립플롭을 포함할 수 있다. 또한, 입력 클락 신호(CK_IN)를 4분주하기 위하여, 예를 들면 주파수 분주기(112a)는, 입력 클락 신호(CK_IN)를 공통적으로 수신하고 서로 직렬 연결된 2개의 플립플롭들을 포함할 수 있고, 제1 플립플롭의 데이터 입력과 제2 플립플롭의 데이터 출력을 연결하는 인버터를 포함할 수 있다. 이외에도 주파수 분주기(112a)는 다양하게 구현될 수 있음은 이해될 것이다.
일부 실시예들에서, 내부 클락 신호(CK_INT)의 주파수 및 입력 클락 신호(CK_IN)의 주파수는 동일할 수 있고, 주파수 분주기(112a)는 클락 버퍼로서 기능할 수도 있다. 주파수 분주기(112a)의 분주비는 입력 클락 신호(CK_IN)의 주파수에 의해서 결정될 수 있다. 예를 들면, 입력 클락 신호(CK_IN)가 상대적으로 높은 주파수를 가지는 경우, 예컨대 입력 클락 신호(CK_IN)의 주기가 에지 지연 체인(120)에 포함된 에지 지연 셀의 지연 시간보다 작거나 비슷한 경우, 에지 지연 체인(120)에 입력되는 내부 클락 신호(CK_INT)의 주기가 에지 지연 체인(120)에 포함된 에지 지연 셀의 지연 시간보다 크도록, 주파수 분주기(112a)는 높은 분주비를 가질 수 있다. 주파수 분주기(112a)에 의해서 생성된 내부 클락 신호(CK_INT)는 입력 클락 신호(CK_IN)에 동기될 수 있다. 즉, 내부 클락 신호(CK_INT)의 상승 에지 및 입력 클락 신호(CK_IN)의 상승 에지 사이의 시간 간격은 일정할 수 있다.
주기 신호 생성기(114a)는 입력 클락 신호(CK_IN)의 주기에 비례하는 활성 펄스 폭을 가지는 단일 펄스 신호(SP)를 생성할 수 있다. 일부 실시예들에서, 단일 펄스 신호(SP)는 주기적으로 활성화된 펄스를 가질 수 있다. 일부 실시예들에서, 주기 신호 생성기(114a)는 입력 클락 신호(CK_IN)의 주기와 일치하는 활성 펄스 폭을 가지는 단일 펄스 신호(SP)를 생성할 수 있다. 일부 실시예들에서, 주기 신호 생성기(114a)는 입력 클락 신호(CK_IN)의 주기의 2배와 일치하는 활성 펄스 폭을 가지는 단일 펄스 신호(SP)를 생성할 수 있다. 예를 들면, 주기 신호 생성기(114a)는 입력 클락 신호(CK_IN)를 수신하는 토글 플립플롭(toggle Flip flop)을 포함할 수 있다. 전술된 바와 같이, 단일 펄스 신호(SP)의 활성 펄스 폭은 카운트 신호(CNT)가 나타내는 값에 비례하므로, 카운트 신호(CNT)에 기초하여 단일 펄스 신호(SP)의 활성 펄스 폭이 계산될 수 있다.
주기 신호 생성기(114a)에 의해서 생성된 단일 펄스 신호(SP)는 입력 클락 신호(CK_IN)에 동기될 수 있다. 즉, 단일 펄스 신호(SP)의 상승 에지 및 입력 클락 신호(CK_IN)의 상승 에지 사이의 시간 간격 및 단일 펄스 신호(SP)의 하강 에지 및 입력 클락 신호(CK_IN)의 상승 에지 사이의 시간 간격은 각각 일정할 수 있다. 내부 클락 신호(CK_INT)뿐만 아니라 단일 펄스 신호(SP)도 입력 클락 신호(CK_IN)에 동기되므로, 별도의 기준 신호(예컨대, 기준 클락 신호)가 사용되지 아니하면서 입력 클락 신호(CK_IN)의 지터를 측정할 수 있다. 이에 따라, 도 1의 클락 지터 측정 회로(100)는 구현이 용이하므로 다양한 어플리케이션에 사용될 수 있다.
리셋 신호 생성기(116a)는 주기적으로 활성화되고 비활성화되는 리셋 신호(RST)를 생성할 수 있다. 단일 펄스 신호(SP)의 활성 펄스 폭이 측정되고, 그 다음 입력 클락 신호(CK_IN)의 주기에 따른 단일 펄스 신호(SP)의 활성 펄스 폭의 측정을 위하여, 리셋 신호(RST)가 활성화된 후 비활성화될 수 있다. 예를 들면, 리셋 신호 생성기(116a)는 입력 클락 신호(CK_IN)를 수신하는 카운터로 구현될 수도 있고, 스테이트 머신으로 구현될 수도 있다. 도 9에 도시된 바와 같이, 주기 신호 생성기(114a)는 리셋 신호(RST)를 수신할 수 있고, 리셋 신호(RST)에 응답하여 활성 펄스를 가지는 단일 펄스 신호(SP)를 생성할 수 있다. 또한, 도 1의 래치 블록(130) 및 카운트 서브-회로(140)는 리셋 신호(RST)를 수신할 수 있고, 리셋 신호(RST)에 응답하여 단일 펄스 신호(SP)의 활성 펄스 폭을 측정하기 위한 동작을 착수할 수 있다. 비록 도 9는 리셋 신호 생성기(116a)가 입력 클락 신호(CK_IN)를 수신하고, 입력 클락 신호(CK_IN)에 동기된 리셋 신호(RST)를 생성하는 예시를 도시하나, 본 개시의 예시적 실시예에 따라 리셋 신호 생성기(116a)는 내부 클락 신호(CK_INT)를 수신함으로써 내부 클락 신호(CK_INT)에 동기된 리셋 신호(RST)를 생성할 수도 있다.
도 10은 본 개시의 예시적 실시예에 따라 도 1의 래치 블록(130)의 예시를 나타내는 블록도이다. 도 7의 래치 블록(130a)과 비교할 때, 도 10의 래치 블록(130b)은 리셋 신호(RST)를 수신할 수 있다.
도 10을 참조하면, 도 9의 래치 블록(130b)은 M개의 플립플롭들(133_1 내지 133_M) 및 M개의 OR 게이트들(134_1 내지 134_M)을 포함할 수 있다. OR 게이트의 출력 단자 및 플립플롭의 데이터 입력 단자(D)가 연결된, 한 쌍의 OR 게이트 및 플립플롭은 총괄적으로 하나의 래치 회로로서 지칭될 수 있다. M개의 플립플롭들(133_1 내지 133_M)은 M개의 에지 검츨 신호들(E_DET[1] 내지 E_DET[M])을 각각 수신할 수 있고, 리셋 신호(RST)를 공통적으로 수신할 수 있고, M개의 샘플 신호들(SA[1] 내지 SA[M])을 각각 출력할 수 있다.
M개의 OR 게이트들(134_1 내지 134_M)은 단일 펄스 신호(SP)를 공통적으로 수신할 수 있고, M개의 샘플 신호들(SA[1] 내지 SA[M])을 각각 수신할 수 있으며, M개의 플립플롭들(133_1 내지 133_M)에 출력 신호들을 각각 제공할 수 있다. 예를 들면, 제1 OR 게이트(134_1)는 단일 펄스 신호(SP)를 수신하는 제1 입력 단자 및 제1 플립플롭(133_1)의 데이터 출력 단자(Q)와 연결된 제2 입력 단자를 포함할 수 있고, 제1 플립플롭(133_1)이 데이터 입력 단자(D)에 연결된 출력 단자를 포함할 수 있다. 이에 따라, 제1 플립플롭(133_1)은 활성화된 단일 펄스 신호(SP) 및 제1 에지 검출 신호(E_DET[1])의 상승 에지에 응답하여, 데이터 출력 단자(Q)를 통해서 활성화된 제1 샘플 신호(SA[1])를 출력할 수 있다. 이후 단일 펄스 신호(SP)가 비활성화되더라도 활성화된 제1 샘플 신호(SA[1])에 의해서 데이터 입력 단자(D)는 활성화된 상태, 즉 로직 하이 상태를 유지하므로, 제1 샘플 신호(SA[1])는 활성화 상태를 유지할 수 있다. 카운트 동작이 완료되고, (예컨대, 도 9의 리셋 신호 생성기(116a)에 의해서) 리셋 신호(RST)가 활성화되는 경우, 제1 샘플 신호(SA[1])는 비활성화, 즉 로직 로우 상태로 천이될 수 있다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따라 도 9의 내부 신호 생성기(110a)의 출력 신호들을 나타내는 타이밍도들이다. 구체적으로, 도 11a는 주기 신호 생성기(114a)가 입력 클락 신호(CK_IN)의 주기와 일치하는 활성 펄스 폭(t1, t2)을 가지는 단일 펄스 신호(SP)를 생성하는 예시를 도시하고, 도 11b는 주기 신호 생성기(114a)가 입력 클락 신호(CK_IN)의 주기의 2배와 일치하는 활성 펄스 폭(t1', t2')을 가지는 단일 펄스 신호(SP)를 생성하는 예시를 도시한다. 비록 도 11a 및 도 11b는 내부 클락 신호(CK_INT)의 상승 에지 및 입력 클락 신호(CK_IN)의 상승 에지가 동일한 시점에서 발생하는 예시들을 도시하였으나, 본 개시의 예시적 실시예들은 이에 제한되지 아니한다. 이하에서 도 11a 및 도 11b는 도 9를 참조하여 설명될 것이다.
도 11a를 참조하면, 시각 t11에서 리셋 신호(RST)가 활성화되고, 시각 t12에서 리셋 신호(RST)가 비활성화될 수 있다. 리셋 신호(RST)의 활성 펄스에 응답하여, 시각 t13 근처에서 주기 신호 생성기(114a)는 입력 클락 신호(CK_IN)의 주기에 대응하는 활성 펄스 폭(t1)을 가지는 단일 펄스 신호(SP)를 생성할 수 있고, 샘플 신호들(SA)은 비활성화 상태(즉, "L" 레벨)로 설정될 수 있다.
에지 검출 신호들(E_DET) 중 단일 펄스 신호(SP)의 활성 펄스 폭(t1) 동안 상승 에지를 가지는 것들에 의해서, 샘플 신호들(SA) 중 일부가 활성화(즉, "L" 레벨로부터 "H" 레벨로 천이)될 수 있다. 도 1의 카운트 서브-회로(140)가 샘플 신호들(SA) 중 활성화된 것들을 카운트함으로써, 시각 t15에서 값 "C1"을 가지는 카운트 신호(CNT)를 출력할 수 있다.
입력 클락 신호(CK_IN)의 주기를 다시 측정하기 위하여, 시각 t21에서 리셋 신호(RST)가 활성화되고, 시각 t22에서 리셋 신호(RST)가 비활성화될 수 있다. 시각 t22에서 샘플 신호(SA[i])는 활성화된 리셋 신호(RST)에 응답하여 비활성화(즉, "L" 레벨로 천이)될 수 있다. 그 다음에 전술된 바와 유사하게, 단일 펄스 신호(SP)의 활성 펄스 폭(2)에 대응하는 값인 "C2"를 가지는 카운트 신호(CNT)가 시각 t25에서 출력될 수 있다.
도 11b를 참조하면, 주기 신호 생성기(114a)에 의해서 입력 클락 신호(CK_IN)의 주기의 2배와 일치하는 활성 펄스 폭(t1', t2')을 가지도록 단일 펄스 신호(SP)가 생성될 수 있다. 도 11a에 도시된 예시와 비교할 때, 도 11b에 도시된 단일 펄스 신호(SP)의 활성 펄스 폭이 증가되었으므로, 샘플 신호들(SA) 중 활성화된 것들의 개수가 도 11a의 예시보다 많을 수 있다. 또한, 샘플 신호들(SA) 중 활성화된 것들의 개수를 나타내는 카운트 신호(CNT)의 값은 도 11a의 예시보다 지연된 시점에서 출력될 수 있다.
도 12는 본 개시의 예시적 실시예에 따라 도 1의 내부 신호 생성기(110)의 예시를 나타내는 블록도이고, 도 13은 본 개시의 예시적 실시예에 따라 도 12의 내부 신호 생성기(110b)의 출력 신호들을 나타내는 타이밍도이다. 도 12를 참조하면, 내부 신호 생성기(110b)는 주파수 분주기(112b), 듀티 신호 생성기(114b) 및 리셋 신호 생성기(116b)를 포함할 수 있다. 도 12에 대한 설명 중 도 9에 대한 설명과 중복되는 내용은 생략될 것이다.
일부 실시예들에서, 도 1의 클락 지터 측정 회로(100)는 클락 지터 측정뿐만 아니라 클락 듀티 센서와 같이 클락 듀티 사이클을 측정하는데 사용될 수 있다. 즉, 입력 클락 신호(CK_IN)의 듀티 사이클(duty cycle)을 측정하기 위하여, 내부 신호 생성기(110b)는 입력 클락 신호(CK_IN)의 파지티브 펄스 폭(positive pulse width) 또는 네거티브 펄스 폭(negative pulse width)에 대응하는 활성 펄스 폭을 가지는 단일 펄스 신호(SP')를 생성할 수 있다. 도 4를 참조하여 전술된 바와 같이, 입력 클락 신호(CK_IN)의 주기 동안 발생하는 에지 검출 신호들(E_DET)의 상승 에지들의 개수(예컨대, M)가 실질적으로 일정하므로, 입력 클락 신호(CK_IN)의 파지티브 또는 네거티브 펄스 폭을 측정, 즉 입력 클락 신호(CK_IN)의 파지티브 또는 네거티브 펄스 폭에 발생된 에지 검출 신호들(E_DET)의 상승 에지들의 개수를 카운트 함으로써 입력 클락 신호(CK_IN)의 듀티 사이클이 측정될 수 있다.
도 13을 참조하면, 시각 t31에서 리셋 신호(RST)가 활성화되고, 시각 t32에서 리셋 신호(RST)가 비활성화될 수 있다. 리셋 신호(RST)의 활성 펄스에 응답하여, 시각 t33 근처에서 듀티 신호 생성기(114b)는 입력 클락 신호(CK_IN)의 파지티브 또는 네거티브 펄스 폭에 대응하는 활성 펄스 폭(t1")을 가지는 단일 펄스 신호(SP')를 생성할 수 있고, 시각 t33에서 샘플 신호들(SA)은 비활성화 상태(즉, "L" 레벨)로 설정될 수 있다.
에지 검출 신호들(E_DET) 중 단일 펄스 신호(SP')의 활성 펄스 폭(t1') 동안 상승 에지를 가지는 것들에 의해서, 샘플 신호들(SA) 중 일부가 활성화(즉, "L" 레벨로부터 "H'레벨로 천이)될 수 있다. 시각 t35에서 샘플 신호들(SA) 중 활성화된 것들의 개수를 나타내는 값 "C1'"을 가지는 카운트 신호(CNT)가 출력될 수 있다. 유사하게, 시각 t41 내지 시각 t45까지 단일 펄스 신호(SP)의 활성 펄스 폭(t2")을 측정하는 동작이 수행될 수 있고, 시각 t45에서 값 "C2'"를 가지는 카운트 신호(CNT)가 출력될 수 있다.
도 14a 및 도 14b는 본 개시의 예시적 실시예에 따라 도 1의 지터 추정기(150)의 예시들을 나타내는 블록도들이다. 도 1을 참조하여 전술된 바와 같이, 도 14a 및 도 14b의 지터 추정기들(150a, 150b)은 카운트 신호(CNT)에 기초하여 지터 정보를 포함하는 지터 출력 신호(J_OUT)를 생성할 수 있다. 이하에서, 도 14a 및 도 14b는 도 1을 참조하여 설명될 것이다.
도 14a를 참조하면, 지터 추정기(150a)는 카운트 신호(CNT)가 나타내는 복수의 값들을 평균한 값을 저장하는 레지스터(151)를 포함할 수 있다. 도 4를 참조하여 전술된 바와 같이, 에지 지연 셀들의 개수 M은 내부 클락 신호(CK_INT)의 주기(T_I)에 대응할 수 있는 한편, 내부 클락 신호(CK_INT)의 주기(T_I)의 변동이 큰 경우, 즉 입력 클락 신호(CK_IN)의 지터가 높은 경우, 높은 신뢰도를 위하여 내부 클락 신호(CK_INT)의 평균적인 주기가 고려될 수 있다. 이를 위하여, 지터 추정기(150a)는 단일 펄스 신호(SP)의 복수의 펄스들에 대응하는, 카운트 신호(CNT)의 복수의 값들에 대한 평균을 저장하는 레지스터(151)를 포함할 수 있고, 레지스터(151)에 저장된 평균을 나타내는 신호(AVG) 및 카운트 신호(CNT)를 지터 출력 신호(J_OUT)로서 출력할 수 있다. 일부 실시예들에서, 도 14a에 도시된 바와 상이하게, 지터 추정기(150a)는 레지스터(151)에 저장된 평균을 나타내는 신호(AVG)를 출력하는 대신, 평균에 대한 카운트 신호(CNT)의 값의 비율을 나타내는 신호를 지터 출력 신호(J_OUT)로서 출력할 수도 있다. 일부 실시예들에서, 카운트 신호(CNT)의 복수의 값들에 대한 평균은, 미리 정해진 구간 동안 획득된 값들로부터 계산될 수도 있고, 가중합(weighted sum)을 통해 이동 평균(moving average)으로서 계산될 수도 있다.
도 14b를 참조하면, 지터 추정기(150b)는 카운트 신호(CNT)의 복수의 값들에 대한 최대값 및 최소값을 추출할 수 있고, 최대값 및 최소값의 차이를 계산할 수 있다. 도 14b에 도시된 바와 같이, 지터 추정기(150b)는 제1 및 제2 비교기(152, 154), 제1 및 제2 레지스터(153, 155) 및 감산기(156)를 포함할 수 있다.
제1 레지스터(153)는 카운트 신호(CNT)의 복수의 값들 중 최대값을 저장할 수 있다. 이를 위하여, 제1 비교기(152)는 카운트 신호(CNT) 및 제1 레지스터(153)의 출력 신호(MAX)를 수신할 수 있고, 양 신호들의 값들을 비교할 수 있다. 카운트 신호(CNT)의 값이 제1 레지스터(153)의 출력 신호(MAX)의 값보다 큰 경우 제1 비교기(152)의 활성화된 출력 신호에 의해서 카운트 신호(CNT)의 값이 제1 레지스터(153)에 저장될 수 있는 한편, 카운트 신호(CNT)의 값이 제1 레지스터(153)의 출력 신호(MAX)의 값보다 크지 아니한 경우 제1 비교기(152)의 비활성화된 출력 신호에 의해서 제1 레지스터(153)에 저장된 값은 유지될 수 있다.
유사하게, 제2 레지스터(155)는 복수의 카운트 신호(CNT)의 복수의 값들 중 최소값을 저장할 수 있다. 이를 위하여, 제2 비교기(154)는 카운트 신호(CNT) 및 제2 레지스터(155)의 출력 신호(MIN)를 수신할 수 있고, 양 신호들의 값들을 비교할 수 있다. 카운트 신호(CNT)의 값이 제2 레지스터(155)의 출력 신호(MIN)의 값보다 작은 경우 제2 비교기(154)의 활성화된 출력 신호에 의해서 카운트 신호(CNT)의 값이 제2 레지스터(155)에 저장될 수 있는 한편, 카운트 신호(CNT)의 값이 제2 레지스터(155)의 출력 신호(MIN)의 값보다 작지 아니한 경우 제2 비교기(154)의 비활성화된 출력 신호에 의해서 제2 레지스터(155)에 저장된 값은 유지될 수 있다.
최대값 및 최소값은 미리 정해진 기간 동안 획득된, 카운트 신호(CNT)의 복수의 값들로부터 추출될 수 있다. 예를 들면, 제1 및 제2 레지스터(153, 155)는 미리 정해진 기간, 예컨대 수 밀리세컨드(ms) 내지 수 세컨드(sec)가 도과된 후 리셋될 수 있고, 리셋에 응답하여 제1 레지스터(153)는 영(zero)으로 설정될 수 있고, 제2 레지스터(155)는 저장 가능한 값의 상한으로 설정될 수 있다.
감산기(156)는 제1 및 제2 레지스터(153, 155)의 출력 신호들(MAX, MIN)을 수신할 수 있고, 최대값 및 최소값의 차이에 대응하는 지터 출력 신호(J_OUT)를 생성할 수 있다. 일부 실시예들에서, 감산기(156)는 생략될 수 있고, 지터 추정기(150b)는 제1 및 제2 레지스터(153, 155)의 출력 신호들(MAX, MIN)을 출력할 수도 있다.
도 15a 및 도 15b는 본 개시의 예시적 실시예에 따른 클락 지터 측정 회로를 포함하는 반도체 장치들(300, 400)을 나타내는 블록도들이다. 전술된 바와 같이, 본 개시의 예시적 실시예들에 따른 클락 지터 측정 회로는 증폭기와 같은 아날로그 소자를 포함하지 아니하므로 디지털 합성이 가능하고, 이에 따라 클락 지터 측정 회로는 용이하게 모듈화될 수 있고, 디지털 회로를 포함하는 반도체 장치에 용이하게 구현될 수 있다. 반도체 장치는 클락 지터 측정 회로에 의해서 측정된 클락 지터에 기초하여 반도체 장치에 포함된 회로(예컨대, 도 15a 및 도 15b의 기능 블록들(350, 450))의 성능이 최적화되도록 동작 파라미터들을 조절할 수 있다. 이하에서 도 15a 및 도 15b에 대한 설명 중 중복되는 내용은 생략될 것이다.
일부 실시예들에서 도 15a에 도시된 바와 같이, 클락 지터 측정 회로(370)는 기능 블록(350)의 외부에 배치될 수도 있고, 일부 실시예들에서 도 15b에 도시된 바와 같이 클락 지터 측정 회로(452)는 기능 블록(450) 내에 배치될 수도 있다. 도 15a 및 도 15b의 반도체 장치들(300, 400)은, 예를 들면 어플리케이션 프로세서(AP; application processor), CPU(central processing unit), GPU(graphic processing unit) 등과 같이 코어를 포함하는 프로세서일 수도 있고, 플래시(flash) 메모리, DRAM(dynamic random access memory) 등을 포함하는 메모리 장치일 수도 있으며, 프로세서, IP 및 메모리 등을 포함하는 SoC(system on chip)일 수도 있다.
도 15a를 참조하면, 반도체 장치(300)는 전력 관리 유닛(310), 클락 생성기(330), 기능 블록(350), 클락 지터 측정 회로(370) 및 성능 제어 회로(390)를 포함할 수 있다. 전력 관리 유닛(310)은 반도체 장치(300) 외부로부터 외부 전력(PWR_EXT)을 수신할 수 있고, 기능 블록(350)에 전력(PWR)을 공급할 수 있다. 전력 관리 유닛(310)은 성능 제어 회로(390)로부터 제1 제어 신호(CTRL1)를 수신할 수 있고, 제1 제어 신호(CTRL1)에 응답하여 기능 블록(350)에 공급되는 전력(PWR)을 조절할 수 있다. 예를 들면, 전력 관리 유닛(310)은 제1 제어 신호(CTLR1)에 응답하여 기능 블록(350)에 공급되는 전압을 상승시키거나 하강시킬 수 있고, 전압의 공급을 차단할 수도 있다.
클락 생성기(330)는 반도체 장치(300) 외부로부터 외부 클락 신호(CK_EXT)를 수신할 수 있고, 입력 클락 신호(CK_IN)를 생성하여 기능 블록(350)에 공급할 수 있다. 예를 들면, 클락 생성기(330)는 PLL(Phase Locked Loop)을 포함할 수 있다. 클락 생성기(330)는 성능 제어 회로(390)로부터 제2 제어 신호(CTRL2)를 수신할 수 있고, 제2 제어 신호(CTRL2)에 응답하여 기능 블록(350)에 공급되는 입력 클락 신호(CK_IN)를 조절할 수 있다. 예를 들면, 클락 생성기(330)는 제2 제어 신호(CTRL2)에 응답하여 기능 블록(350)에 공급되는 입력 클락 신호(CK_IN)의 주파수를 상승시키거나 하강시킬 수 있고, 클락 게이팅에 의해서 입력 클락 신호(CK_IN)의 공급을 차단할 수도 있다.
기능 블록(350)은 입력 클락 신호(CK_IN)에 동기되어 동작하는 회로를 포함할 수 있다. 예를 들면, 기능 블록(350)은 명령어들(instructions)을 수하는 프로세서일 수도 있고, 특정한 기능을 수행하도록 설계된 논리 회로일 수도 있다. 기능 블록(350)은 전력 관리 유닛(310)으로부터 공급되는 전력(PWR) 및 클락 생성기(330)로부터 수신되는 입력 클락 신호(CK_IN)에 의해서 성능이 결정될 수 있다. 예를 들면, 기능 블록(350)은 상대적으로 높은 전압의 전력(PWR) 및 높은 주파수의 입력 클락 신호(CK_IN)가 공급될 때 높은 성능을 나타낼 수 있다.
일부 실시예들에서, 기능 블록(350)은 입력 클락 신호(CK_IN)에 동기되어 동작하는 하나 이상의 회로들을 포함할 수 있다. 예를 들면, 반도체 장치(300)가 메모리 장치인 경우, 기입 동작 또는 독출 동작을 수행하는 주변 회로들(예컨대, 어드레스 버퍼, 디코더, 커맨드 디코더 등)을 포함할 수 있다.
클락 지터 측정 회로(370)는 입력 클락 신호(CK_IN)를 수신할 수 있고, 입력 클락 신호(CK_IN)의 지터를 측정함으로써 지터 출력 신호(J_OUT)를 출력할 수 있다. 예를 들면, 클락 지터 측정 회로(370)는 지터 출력 신호(J_OUT)로서, 도 14a에 도시된 바와 같이 입력 클락 신호(CK_IN)의 평균 주기에 대응하는 신호(AVG) 및 카운트 신호(CNT)를 출력할 수도 있고, 도 14b에 도시된 바와 같이 미리 정해진 기간 동안 입력 클락 신호(CK_IN)의 주기의 최대값 및 최소값의 차이에 대응하는 신호를 출력할 수도 있으며, 최대값에 대응하는 신호 및 최소값에 대응하는 신호를 출력할 수도 있다.
성능 제어 회로(390)는 클락 지터 측정 회로(370)로부터 수신되는 지터 출력 신호(J_OUT)에 기초하여 입력 클락 신호(CK_IN)의 지터를 판단할 수 있다. 일부 실시예들에서, 성능 제어 회로(390)는 클락 지터 측정 회로(370)에 포함된 에지 지연 셀들의 개수(예컨대, 도 3에서 "M")를 미리 알고 있을 수 있고, 이에 따라 지터 출력 신호(J_OUT)가 나타내는 값에 기초하여 입력 클락 신호(CK_IN)의 지터를 판단할 수 있다. 일부 실시예들에서, 클락 지터 측정 회로(370)가 입력 클락 신호(CK_IN)의 주기에 대응하는 카운트 신호(CNT)를 지터 출력 신호(J_OUT)로서 출력하는 경우, 성능 제어 회로(390)는 지터 출력 신호(J_OUT)의 복수의 값들 중 최대값 및 최소값을 추출할 수 있다.
성능 제어 회로(390)는 판단된 입력 클락 신호(CK_IN)의 지터에 기초하여 기능 블록(350)의 성능을 조절할 수 있다. 예를 들면, 성능 제어 회로(390)는 입력 클락 신호(CK_IN)의 지터가 기준치보다 높은 것으로 판단된 경우, 제1 제어 신호(CTRL1)를 통해서 전력 관리 유닛(310)을 제어함으로써 기능 블록(350)에 공급되는 전력(PWR)의 전압을 낮추거나, 제2 제어 신호(CTRL2)를 통해서 클락 생성기(330)를 제어함으로써 기능 블록(350)에 공급되는 입력 클락 신호(CK_IN)의 주파수를 낮출 수 있다. 다른 한편으로, 성능 제어 회로(390)는 입력 클락 신호(CK_IN)의 지터가 기준치보다 낮은 것으로 판단된 경우, 제1 제어 신호(CTRL1)를 통해서 전력 관리 유닛(310)을 제어함으로써 기능 블록(350)에 공급되는 전력(PWR)의 전압을 높이거나, 제2 제어 신호(CTRL2)를 통해서 클락 생성기(330)를 제어함으로써 기능 블록(350)에 공급되는 입력 클락 신호(CK_IN)의 주파수를 높일 수 있다. 일부 실시예들에서, 성능 제어 회로(390)는 룩-업 테이블을 포함할 수 있고, 판단된 입력 클락 신호(CK_IN)의 지터 및 룩-업 테이블에 기초하여 제어 신호들(CTRL1, CTRL2)을 생성할 수 있다.
도 15b를 참조하면, 반도체 장치(400)는 파워 관리 유닛(410), 클락 생성기(430) 및 기능 블록(450)을 포함할 수 있고, 기능 블록(450)은 클락 지터 측정 회로(452) 및 성능 제어 회로(454)를 포함할 수 있다. 일부 실시예들에서, 반도체 장치(400)는 복수의 기능 블록들을 포함할 수 있고, 복수의 기능 블록들 중 일부는 도 15b에 도시된 바와 같이 클락 지터 측정 회로 및 성능 제어 회로를 포함함으로써 입력 클락 신호(CK_IN)의 지터에 기초하여 성능이 조절될 수 있다.
비록 도 15a 및 도 15b에서 성능 제어 회로들(390 및 454)이 2개의 제어 신호들(CTRL1, CTRL2)을 생성하는 예시들이 도시되었으나, 본 개시의 예시적 실시예들은 이에 제한되지 아니한다. 예를 들면, 성능 제어 회로(390 또는 454)은 파워 관리 유닛(310 또는 410) 및 PLL(330 또는 430) 중 하나를 제어하기 위한 제어신호만을 생성할 수도 있다.
도 16은 본 개시의 예시적 실시예에 따른 클락 지터 측정 방법을 나타내는 순서도이다. 구체적으로, 도 16은 클락 신호의 주기에 대응하는 카운트 신호를 출력하는 방법(S100)을 나타낸다. 예를 들면, 도 16의 클락 지터 측정 방법(S100)은 복수의 단계들(S120, S140, S160, S180)을 포함할 수 있고, 도 1의 클락 지터 측정 회로(100)에 의해서 수행될 수 있다. 이하에서 도 16은 도 1을 참조하여 설명될 것이다.
도 16을 참조하면, 단계 S120에서, 내부 클락 신호(CK_INT) 및 복수의 에지 검출 신호들(E_DET)을 생성하는 동작이 수행될 수 있다. 내부 클락 신호(CK_INT)는 입력 클락 신호(CK_IN)에 동기된 신호로서, 예컨대 입력 클락 신호(CK_IN)를 분주함으로써 생성될 수 있다고, 입력 클락 신호(CK_IN)와 동일하거나 더 낮은 주파수를 가질 수 있다. 내부 클락 신호(CK_INT)가 에지 지연 체인(120)에 포함된, 직렬 연결된 복수의 에지 지연 셀들을 경유함으로서 복수의 에지 검출 신호들(E_DET)이 생성될 수 있다. 도 3을 참조하여 전술된 바와 같이, 직렬 연결된 에지 지연 셀들의 개수가 M개인 경우, 노이즈 등에 의한 에지 지연 셀들 각각의 지연 시간 변이 또는 PVT 변이와 무관하게, 내부 클락 신호(CK_INT)의 주기 내에 발생하는 에지 검출 신호들(E_DET)의 상승 에지들의 개수는 M개로서 일정할 수 있다.
단계 S140에서, 단일 펄스 신호(SP)를 생성하는 동작이 수행될 수 있다. 단일 펄스 신호(SP)는 입력 클락 신호(CK_IN)에 동기될 수 있고, 단일 펄스 신호(SP)의 활성 펄스 폭은 입력 클락 신호(CK_IN)의 주기에 대응할 수 있다. 예를 들면, 단일 펄스 신호(SP)의 활성 펄스 폭은 입력 클락 신호(CK_IN)의 주기와 일치할 수도 있고, 입력 클락 신호(CK_IN)의 주기에 비례할 수도 있다. 이에 따라, 단일 펄스 신호(SP)의 활성 펄스 폭을 측정함으로써 입력 클락 신호(CK_IN)의 주기가 측정될 수 있다.
단계 S160에서, 샘플 신호들(SA)을 생성하는 동작이 수행될 수 있다. 래치 블록(130)은 에지 지연 체인(120)의 복수의 에지 지연 셀들에 대응되는 복수의 래치 회로들을 포함할 수 있고, 복수의 래치 회로들은 복수의 에지 검출 신호들(E_DET)에 동기하여 단일 펄스 신호(SP)를 래치함으로써 샘플 신호들(SA)을 생성할 수 있다. 즉, 단일 펄스 신호(SP)의 활성 펄스 폭 내에 상승 에지를 가지는 에지 검출 신호를 수신한 래치 회로는 활성화된 샘플 신호를 출력할 수 있는 한편, 단일 펄스 신호(SP)의 활성 펄스 폭 내에 상승 에지를 가지지 아니하는 에지 검출 신호를 수신한 래치 회로는 비활성화된 샘플 신호를 출력할 수 있다.
단계 S180에서, 활성화된 샘플 신호들을 카운트하는 동작이 수행될 수 있다. 단계 S160에서 생성된 샘플 신호들(SA) 중 활성화된 것들의 개수는 단일 펄스 신호(SP)의 활성 펄스 폭에 비례할 수 있고, 이에 따라 활성화된 샘플 신호들을 카운트함으로써 단일 펄스 신호(SP)의 활성 펄스 폭, 즉 입력 클락 신호(CK_IN)의 주기에 대응하는 카운트 신호(CNT)를 생성할 수 있다. 본 개시의 예시적 실시예에 따라, 도 15a 및 도 15b에 도시된 바와 같이, 단계 S170은 내부 클락 신호(CK_INT)의 연속적인 복수의 주기들 동안 내부 클락 신호(CK_INT)에 동기되어 수행될 수 있다.
도 17 및 도 18은 본 개시의 예시적 실시예들에 따른 클락 지터 측정 방법들을 나타내는 순서도들이다. 구체적으로, 도 17은 도 16의 방법(S100)으로부터 생성된 카운트 신호에 기초하여 입력 클락 신호의 주기를 추정하는 방법을 나타내고, 도 18은 도 16의 방법(S100)으로부터 생성된 카운트 신호에 기초하여 입력 클락 신호의 지터를 추정하는 방법을 나타낸다. 이하에서, 도 17 및 도 18은 도 1을 참조하여 설명될 것이다.
도 17을 참조하면, 단계 S100'에서 카운트 신호(CNT)를 출력하는 동작이 수행될 수 있다. 예를 들면, 도 16을 참조하여 전술된 바와 같이, 입력 클락 신호(CK_IN)에 동기된 내부 클락 신호(CK_INT)로부터 복수의 에지 검출 신호들(E_DET)이 생성될 수 있고, 복수의 에지 검출 신호들(E_DET)에 따라 입력 클락 신호(CK_IN)에 동기된 단일 펄스 신호(SP)의 활성 펄스 폭을 래치함으로써 생성된 활성화된 샘플 신호들로부터 카운트 신호(CNT)가 생성될 수 있다.
S200에서, 카운트 신호(CNT)에 기초하여 입력 클락 신호(CK_IN)의 주기를 추정하는 동작이 수행될 수 있다. 전술된 바와 같이, 내부 클락 신호(CK_INT)의 주기 동안 복수의 에지 검출 신호들(E_DET)에서 에지 지연 셀들의 개수에 대응하는 에지들이 발생할 수 있고, 단일 펄스 신호(SP)의 활성 펄스 폭이 입력 클락 신호(CK_IN)의 주기에 대응하는 경우, 카운트 신호(CNT)가 나타내는 에지들의 개수에 기초하여 입력 클락 신호(CK_IN)의 주기가 추정될 수 있다. 추정된 주기 및 미리 정의된 주기 사이 차이에 따라 입력 클락 신호(CK_IN)의 지터가 추정될 수 있다.
도 18을 참조하면, 단계 S100"에서 카운트 신호(CNT)를 출력하는 동작이 수행될 수 있다. 예를 들면, 도 16을 참조하여 전술된 바와 같이, 입력 클락 신호(CK_IN)에 동기된 내부 클락 신호(CK_INT)로부터 복수의 에지 검출 신호들(E_DET)이 생성될 수 있고, 복수의 에지 검출 신호들(E_DET)에 따라 입력 클락 신호(CK_IN)에 동기된 단일 펄스 신호(SP)의 활성 펄스 폭을 래치함으로써 생성된 활성화된 샘플 신호들로부터 카운트 신호(CNT)가 생성될 수 있다.
단계 S320에서, 복수의 카운트 값들의 최대값 및 최소값을 갱신하는 동작이 수행될 수 있다. 입력 클락 신호(CK_IN)의 지터를 측정하기 위하여, 입력 클락 신호(CK_IN)의 주기는 복수회 측정될 수 있고, 이러한 측정 기간 동안 단계 S100"에서 출력된 카운트 신호(CNT)가 나태내는 카운트 값들의 최대값 및 최소값을 갱신함으로써, 측정 기간 종료시 최대값 및 최소값이 추출될 수 있다.
단계 S340에서, 측정 기간이 종료되었는지 여부를 판단하는 동작이 수행될 수 있다. 예를 들면, 입력 클락 신호(CK_IN)의 주기를 복수회 측정하기 위하여, 입력 클락 신호(CK_IN)의 주기를 측정한 값들의 개수가 미리 설정되거나, 입력 클락 신호(CK_IN)의 주기를 측정하는 구간이 미리 설정될 수 있다. 입력 클락 신호(CK_IN)의 주기를 측정한 값들이 미리 정해진 개수에 도달하지 아니하거나 입력 클락 신호(CK_IN)의 주기를 측정하는 구간이 종료하지 아니한 경우, 단계 S100"에서 카운트 신호(CNT)를 출력하는 동작이 수행될 수 있다. 다른 한편으로, 입력 클락 신호(CK_IN)의 주기를 측정한 값들이 미리 정해진 개수에 도달하거나 입력 클락 신호(CK_IN)의 주기를 측정하는 구간이 종료한 경과한 경우, 최대값 및 최소값이 결정될 수 있다.
단계 S360에서, 최대값 및 최소값에 기초하여 입력 클락 신호(CK_IN)의 지터를 추정하는 동작이 수행될 수 있다. 선행 단계들에 의해서 추출된 최대값 및 최소값의 차이는 입력 클락 신호(CK_IN)의 지터에 비례할 수 있고, 이에 따라 최대값 및 최소값의 차이를 계산함으로써 입력 클락 신호(CK_IN)의 지터가 추정될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 입력 클락 신호에 각각 동기된 내부 클락 신호 및 단일 펄스 신호를 생성하도록 구성된 내부 신호 생성기;
    직렬 연결되고, 상기 내부 클락 신호의 에지(edge)가 지연된 복수의 지연 에지들에 대응하는 복수의 에지 검출 신호들을 각각 생성하도록 구성된 복수의 에지 지연 셀들;
    상기 복수의 에지 검출 신호들 각각에 동기하여 상기 단일 펄스 신호를 래치하도록 구성되고, 복수의 샘플 신호들을 출력하도록 구성된 복수의 래치 회로들; 및
    상기 복수의 샘플 신호들 중 활성화된 것들을 카운팅함으로써 카운트 값을 출력하도록 구성된 카운트 서브-회로를 포함하는 클락 지터 측정 회로.
  2. 제1항에 있어서,
    상기 복수의 에지 지연 셀들 각각은,
    입력 신호의 상승 에지 또는 하강 에지로부터 일정 기간 동안 활성화되는 에지 검출 신호를 생성하도록 구성된 에지 검출기; 및
    상기 에지 검출 신호를 지연시킴으로서 출력 신호를 생성하도록 구성된 지연부를 포함하는 것을 특징으로 하는 클락 지터 측정 회로.
  3. 제2항에 있어서,
    상기 에지 검출기는 플립플롭을 포함하고,
    상기 플립플롭은,
    상기 입력 신호가 인가되는 클락 단자;
    로직 하이가 인가되는 데이터 단자;
    상기 에지 검출 신호를 출력하는 출력 단자; 및
    상기 출력 단자에 연결된 리셋(reset) 단자를 포함하는 것을 특징으로 하는 클락 지터 측정 회로.
  4. 제1항에 있어서,
    상기 내부 신호 생성기는, 상기 입력 클락 신호의 주기에 비례하는 활성 펄스 폭을 가지는 상기 단일 펄스 신호를 생성하도록 구성된 주기 신호 생성기를 포함하고,
    상기 카운트 서브-회로에 의해서 카운팅된 활성화된 샘플 신호들의 개수는 상기 입력 클락 신호의 주기에 비례하는 것을 특징으로 하는 클락 지터 측정 회로.
  5. 제4항에 있어서,
    제1 및 제2 레지스터; 및
    상기 카운트 값과 상기 제1 및 제2 레지스터에 저장된 값들을 각각 비교하도록 구성된 제1 및 제2 비교기를 포함하고,
    상기 제1 레지스터는 상기 제1 비교기의 출력 신호에 따라 갱신됨으로써 미리 정해진 기간 동안 상기 카운트 서브-회로가 카운트한 값들 중 최대값을 저장하도록 구성되고,
    상기 제2 레지스터는 상기 제2 비교기의 출력 신호에 따라 갱신됨으로써 미리 정해진 기간 동안 상기 카운트 서브-회로가 카운트한 값들 중 최소값을 저장하도록 구성되고,
    상기 최대값 및 최소값의 차이는 상기 입력 클락 신호의 지터에 비례하는 것을 특징으로 하는 클락 지터 측정 회로.
  6. 제1항에 있어서,
    상기 내부 신호 생성기는 상기 입력 클락 신호의 파지티브 펄스 폭(positive pulse width) 또는 네거티브 펄스 폭(negative pulse width)에 비례하는 활성 펄스 폭을 가지는 상기 단일 펄스 신호를 생성하도록 구성된 듀티 신호 생성기를 포함하고,
    상기 카운트 서브-회로에 의해서 카운팅된 활성화된 샘플 신호들의 개수 및 상기 복수의 에지 지연 셀들의 개수의 비율은 상기 입력 클락 신호의 듀티 사이클(duty cycle)에 비례하는 것을 특징으로 하는 클락 지터 측정 회로.
  7. 제1항에 있어서,
    상기 내부 신호 생성기는, 상기 입력 클락 신호를 분주함으로써 상기 내부 클락 신호를 생성하도록 구성된 클락 분주기를 포함하는 것을 특징으로 하는 클락 지터 측정 회로.
  8. 제1항에 있어서,
    상기 복수의 래치 회로들 각각은 플립플롭을 포함하고,
    상기 플립플롭은,
    상기 복수의 에지 검출 신호들 중 하나가 입력되는 클락 단자;
    상기 단일 펄스 신호가 입력되는 데이터 단자; 및
    상기 복수의 샘플 신호들 중 하나를 출력하는 출력 단자를 포함하는 것을 특징으로 하는 클락 지터 측정 회로.
  9. 제1항에 있어서,
    상기 복수의 래치 회로들 각각은, 제1 및 제2 입력 단자를 포함하는 OR 게이트 및 플립플롭을 포함하고,
    상기 OR 게이트의 상기 제1 입력 단자에 상기 단일 펄스 신호가 입력되고,
    상기 플립플롭은,
    상기 복수의 에지 검출 신호들 중 하나가 입력되고, 상기 OR 게이트의 제2 입력 단자와 연결된 클락 단자;
    상기 OR 게이트의 출력 신호가 입력되는 데이터 단자; 및
    상기 복수의 샘플 신호들 중 하나를 출력하는 출력 단자를 포함하는 것을 특징으로 하는 클락 지터 측정 회로.
  10. 제1항에 있어서,
    상기 복수의 래치 회로들은 상기 샘플 신호들을 비활성화하는 리셋 신호를 수신하고,
    상기 내부 신호 생성기는 상기 단일 펄스 신호가 활성화되기 전, 활성화된 후 비활성화되는 상기 리셋 신호를 생성하도록 구성된 것을 특징으로 하는 클락 지터 측정 회로.
  11. 제1항에 있어서,
    상기 복수의 에지 지연 셀들 및 상기 복수의 래치 회로들은, N이 2이상의 정수일 때 각각 2N개씩 이고,
    상기 복수의 샘플 신호들은 2N개의 신호들을 포함하고,
    상기 카운트 서브-회로는 상기 복수의 샘플 신호들 중 활성화된 것들을 카운트하여 N비트 출력 신호를 생성하도록 구성된 것을 특징으로 하는 클락 지터 측정 회로.
  12. 제1항에 있어서,
    상기 클락 지터 측정 회로는 복수의 표준 셀들로서 구현된 집적 회로인 것을 특징으로 하는 클락 지터 측정 회로.
  13. 제1항에 있어서,
    상기 카운트 값에 기초하여, 상기 입력 클락 신호의 지터에 대한 정보를 포함하는 지터 출력 신호를 생성하는 지터 추정기를 더 포함하는 클락 지터 측정 회로.
  14. 입력 클락 신호를 수신하고, 상기 입력 클락 신호에 동기하여 동작하도록 구성된 논리 회로를 포함하는 기능 블록;
    상기 입력 클락 신호에 동기된 단일 펄스 동안 상기 입력 클락 신호의 에지(edge)가 지연된 복수의 지연 에지들을 카운팅한 값에 기초하여 상기 입력 클락 신호의 지터를 측정하도록 구성된 클락 지터 측정 회로; 및
    상기 입력 클락 신호의 지터에 기초하여 상기 논리 회로의 성능을 조절하도록 구성된 성능 제어 회로를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 성능 제어 회로는 상기 입력 클락 신호의 주파수 및 상기 기능 블록의 상기 회로에 공급되는 전원 전압 중 적어도 하나를 조절함으로써, 상기 논리 회로의 성능을 조절하도록 구성된 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서,
    상기 클락 지터 측정 회로는,
    상기 입력 클락 신호에 각각 동기된 내부 클락 신호 및 단일 펄스 신호를 생성하도록 구성된 내부 신호 생성기;
    직렬 연결되고, 상기 복수의 지연 에지들에 각각에 대응하는 복수의 에지 검출 신호들을 생성하도록 구성된 복수의 에지 지연 셀들;
    상기 복수의 에지 검출 신호들 각각에 동기하여 상기 단일 펄스 신호를 래치하도록 구성되고, 복수의 샘플 신호들을 출력하도록 구성된 복수의 래치 회로들; 및
    상기 복수의 샘플 신호들 중 활성화된 것들을 카운팅함으로써 카운트 값을 출력하도록 구성된 카운트 서브-회로를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 복수의 래치 회로들 각각은, 제1 및 제2 입력 단자를 포함하는 OR 게이트 및 플립플롭을 포함하고,
    상기 OR 게이트의 제1 입력 단자에 상기 단일 펄스 신호가 입력되고,
    상기 플립플롭은,
    상기 복수의 에지 검출 신호들 중 하나가 입력되고, 상기 OR 게이트의 제2 입력 단자와 연결된 클락 단자;
    상기 OR 게이트의 출력 신호가 입력되는 데이터 단자; 및
    상기 복수의 샘플 신호들 중 하나를 출력하는 출력 단자를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 입력 클락 신호에 기초하여 단일 펄스 신호 및 내부 클락 신호를 생성하도록 구성된 내부 신호 생성기;
    복수의 에지 지연 셀들을 포함하고, 복수의 에지 검출 신호들을 생성하도록 구성된 에지 지연 체인;
    상기 복수의 에지 검출 신호들에 동기하여 단일 펄스 신호를 각각 래치하고, 복수의 샘플 신호들을 각각 생성하도록 구성된 복수의 래치 회로들;
    상기 복수의 샘플 신호들 중 활성화된 샘플 신호들의 수에 대응하는 카운트 값을 생성하도록 구성된 카운트-서브 회로; 및
    상기 카운트 값에 기초하여 상기 입력 클락 신호의 지터에 대한 정보를 포함하는 지터 출력 신호를 생성하도록 구성된 지터 추정기를 포함하고,
    상기 복수의 에지 지연 셀들은, 플립플롭을 각각 포함하고, 직렬 연결된 것을 특징으로 하는 클락 지터 측정 회로.
  19. 제18항에 있어서,
    상기 단일 펄스 신호 및 상기 내부 클락 신호는, 상기 내부 신호 생성기에 의해서 수신된 상기 입력 클락 신호에 동기된 것을 특징으로 하는 클락 지터 측정 회로.
  20. 제18항에 있어서,
    상기 플립플롭은,
    입력 신호가 인가되는 클락 단자;
    로직 하이가 인가되는 데이터 단자;
    에지 검출 신호를 출력하는 출력 단자; 및
    상기 출력 단자에 연결된 리셋(reset) 단자를 포함하는 것을 특징으로 하는 클락 지터 측정 회로.
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