KR102058666B1 - 펄스 신호 생성 회로 및 그의 동작 방법 - Google Patents

펄스 신호 생성 회로 및 그의 동작 방법 Download PDF

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Abstract

펄스 신호를 입력받아 펄스 폭을 가변하여 출력하는 펄스 신호 생성 회로에 관한 것으로, 제어 신호에 따라 입력 펄스 신호의 펄스 폭을 조절하여 출력 펄스 신호를 생성하기 위한 펄스 신호 생성부, 및 상기 입력 펄스 신호의 펄스 폭에 대응만큼 출력 펄스 신호의 펄스 폭을 제어하기 위한 상기 제어 신호를 생성하는 제어 신호 생성부를 구비하는 펄스 신호 생성 회로가 제공된다.

Description

펄스 신호 생성 회로 및 그의 동작 방법{PULSE GENERATOR AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 펄스 신호를 입력받아 펄스 폭을 가변하여 출력하는 펄스 신호 생성 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 다양한 회로 동작을 수행하기 위하여 여러 가지 회로를 내부에 구비하고 있다. 이러한 내부 회로들 중에는 펄스 신호를 출력하는 펄스 신호 생성 회로가 있다.
도 1 은 일반적인 펄스 신호 생성 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 펄스 신호 생성 회로는 지연부(110)와 출력부(120)를 구비한다.
지연부(110)는 입력 펄스 신호(IN)에 예정된 지연량을 반영하여 출력하기 위한 것으로, 지연부(110)에서 반영되는 지연량은 출력 펄스 신호(OUT)의 펄스 폭을 결정하는 중요한 요소 중 하나이다. 이어서, 출력부(120)는 입력 신호(IN)를 반전한 신호(A)와 지연부(110)의 출력 신호(B)에 응답하여 출력 펄스 신호(OUT)를 생성한다.
도 2 는 도 1 의 펄스 신호 생성 회로의 회로 동작을 설명하기 위한 동작 파형도이다. 설명의 편의를 위하여 지연부(110)의 지연량을 'DY' 로 도시하기로 한다.
도 1 및 도 2 를 참조하면, 입력 펄스 신호(IN)는 지연부(110)의 지연량(DY)만큼 지연되어 'B' 신호를 생성하고, 출력 펄스 신호(OUT)는 'A' 신호와 'B' 신호에 응답하여 생성된다. 도면에서 볼 수 있듯이, 출력 펄스 신호(OUT)의 펄스 폭은 입력 펄스 신호(IN)의 펄스 폭에 지연량(DY) 만큼 늘어난다.
한편, 요즈음 반도체 메모리 장치의 공정 및 설계 기술이 발달함에 따라 반도체 메모리 장치는 매우 빠르게 동작하고 있다. 반도체 메모리 장치의 이러한 고속 동작은 고주파수의 클럭 신호를 요하며, 이는 곧 클럭 신호의 펄스 폭이 매우 작아짐을 의미한다. 클럭 신호는 반도체 메모리 장치가 동작하는데 있어서 기준이 되며, 클럭 신호의 펄스 폭 역시 마찬가지이다. 즉, 반도체 메모리 장치는 내부적으로 클럭 신호의 펄스 폭에 대응하는 펄스 신호를 생성하여 이곳저곳에 사용하고 있다.
위에서 설명한 바와 같이, 클럭 신호의 펄스 폭이 매우 작아지고 있으며, 이에 따라 펄스 신호의 펄스 폭 역시 매우 작아지고 있다. 그리고 이에 따라 아래와 같은 문제점이 발생한다.
도 1 의 펄스 신호 생성 회로가 정상적인 펄스 신호를 생성하기 위해서는 지연부(110)의 지연량(DY)이 입력 펄스 신호(IN)의 펄스 폭 보다 작아야 한다. 만약, 지연부(110)의 지연량(DY)이 입력 펄스 신호(IN)의 펄스 폭보다 큰 경우 출력 펄스 신호(OUT)는 두 개의 펄스를 생성하게 된다. 따라서, 펄스 신호 생성 회로가 정상적으로 동작하기 위해서는 지연부(110)의 지연량(DY)이 매우 정밀하게 설계되어야만 한다.
하지만, 지연부(110)가 인버터 체인 등을 이용하여 설계되기 때문에 PVT(Process, Voltage, Temperature)에 따른 영향을 고려해야한다는 점과 위에서 설명한 입력 펄스 신호(IN)의 펄스 폭이 점점 줄어든다는 점을 고려한다면 앞으로 펄스 신호 생성 회로를 설계한다는 것은 점점 어려워질 수 있다.
입력 펄스 신호의 펄스 폭에 따라 출력 펄스 신호의 펄스 폭을 조절할 수 있는 펄스 신호 생성 회르를 제공하고자 한다.
본 발명의 실시예에 따른 펄스 신호 생성 회로는, 제어 신호에 따라 입력 펄스 신호의 펄스 폭을 조절하여 출력 펄스 신호를 생성하기 위한 펄스 신호 생성부; 및 상기 입력 펄스 신호의 펄스 폭에 대응만큼 출력 펄스 신호의 펄스 폭을 제어하기 위한 상기 제어 신호를 생성하는 제어 신호 생성부를 구비할 수 있다.
바람직하게, 상기 입력 펄스 신호에 예정된 지연 시간을 반영하기 위한 다수의 지연부; 및 상기 다수의 지연부의 출력 신호에 응답하여 상기 출력 펄스 신호를 출력하는 펄스 출력부를 구비하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 펄스 신호 생성 회로는, 활성화 에지와 비활성화 에지로 펄스 폭이 정의되는 입력 펄스 신호의 상기 비활성화 에지를 검출하기 위한 제1 에지 검출부; 상기 제1 에지 검출부의 출력 신호에 응답하여 상기 입력 펄스 신호를 쉬프팅하기 위한 쉬프팅부; 상기 쉬프팅부의 출력 신호의 비활성화 에지를 검출하기 위한 제2 에지 검출부; 및 상기 입력 펄스 신호와 상기 제2 에지 검출부의 출력 신호에 응답하여 출력 펄스 신호를 생성하기 위한 펄스 생성부를 구비할 수 있다.
바람직하게, 상기 펄스 생성부는 상기 입력 펄스 신호에 응답하여 셋 되고 상기 제2 에지 검출부의 출력 신호에 응답하여 리셋 되는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 펄스 신호 생성 회로의 동작 방법은, 제1 및 제2 활성화 에지로 펄스 폭이 정의되는 입력 펄스 신호의 상기 제2 활성화 에지를 검출하는 단계; 상기 입력 펄스 신호를 상기 제2 활성화 에지에 대응하는 시간만큼 지연시키는 단계; 및 상기 입력 펄스 신호와 상기 지연시키는 단계의 출력 신호로 펄스 폭이 정의되는 출력 펄스 신호를 생성하는 단계를 포함할 수 있다.
바람직하게, 상기 지연시키는 단계는 상기 입력 펄스 신호를 상기 제2 활성화 에지에 대응하는 만큼 쉬프팅하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 펄스 신호 생성 회로는 입력 펄스 신호의 펄스 폭에 따라 출력 펄스 신호의 펄스 폭을 조절함으로써, 안정적인 출력 펄스 신호를 생성하는 것이 가능하다.
안정적인 출력 펄스 신호를 생성할 수 있으며, 나아가 이를 사용하는 반도체 장치로 하여금 신뢰성 높은 회로 동작을 확보할 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 펄스 신호 생성 회로를 설명하기 위한 회로도이다.
도 2 는 도 1 의 펄스 신호 생성 회로의 회로 동작을 설명하기 위한 동작 파형도이다.
도 3 은 본 발명의 실시예에 따른 펄스 신호 생성 회로를 설명하기 위한 도면이다.
도 4 는 도 3 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도 5 는 도 4 의 라이징/폴링 에지 검출부(321A)를 설명하기 위한 회로도이다.
도 6 은 도 4 의 라이징 에지 검출부(322A)를 설명하기 위한 회로도이다.
도 7 은 도 4 의 활성화 구간 제어부(321B)를 설명하기 위한 회로도이다.
도 8 은 도 4 의 활성화 제어부(322B)를 설명하기 위한 회로도이다.
도 9 는 본 발명의 다른 실시예에 따른 펄스 신호 생성 회로를 설명하기 위한 블록도이다.
도 10 은 도 9 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 펄스 신호 생성 회로를 설명하기 위한 도면이다.
도 3 을 참조하면, 펄스 신호 생성 회로는 펄스 신호 생성부(310)와, 제어 신호 생성부(320)를 구비한다.
펄스 신호 생성부(310)는 다수의 활성화 제어 신호(EN1, EN2, EN3, ...)에 따라 입력 펄스 신호(IN)의 펄스 폭을 조절하여 출력 펄스 신호(OUT)를 생성하고, 제어 신호 생성부(320)는 입력 펄스 신호(IN)의 펄스 폭에 대응하는 다수의 활성화 제어 신호(EN1, EN2, EN3, ...)를 생성한다.
여기서, 펄스 신호 생성부(310)는 입력 펄스 신호(IN)에 예정된 지연 시간을 반영하기 위한 다수의 지연부(311)와, 다수의 지연부(311) 각각의 출력 신호(N2, N3, ...)에 응답하여 출력 펄스 신호(OUT)를 출력하기 위한 펄스 출력부(312)를 구비한다. 참고로, 펄스 출력부(312)는 입력 펄스 신호(IN) 역시 입력받는다.
제어 신호 생성부(320)는 펄스 신호 생성부(310)를 제어하는 활성화 제어 신호(EN2, EN3, ...)를 생성하기 위한 것으로, 활성화 구간 제어 신호(EN1)를 생성하기 위한 제1 제어 신호 생성부(321)와, 제2 활성화 제어 신호(EN2)를 생성하기 위한 제2 제어 신호 생성부(322)와, 제3 활성화 제어 신호(EN3)를 생성하기 위한 제3 제어 신호 생성부(323)를 구비한다. 제1 내지 제3 제어 신호 생성부(321, 322, 323)에 대한 자세한 회로 구성 및 동작에 대한 설명은 도 5 내지 도 8 에서 다시 하기로 한다.
도 4 는 도 3 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도 4 를 참조하면, 우선 입력 펄스 신호(IN)가 입력되면 라이징/폴링 에지 검출부(321A)는 입력 펄스 신호(IN)의 라이징 에지(rising edge)를 검출하여 제1 라이징 검출 신호(R1)를 생성하고, 폴링 에지(falling edge)를 검출하여 제1 폴링 검출 신호(F1)를 생성한다. 활성화 구간 제어부(321B)는 제1 폴링 검출 신호(F1)에 응답하여 활성화 구간 제어 신호(EN1)를 논리'로우'에서 논리'하이'로 천이시킨다. 여기서, 다수의 활성화 제어부(322B, 323B...)는 제1 라이징 검출 신호(R1)에 응답하여 리셋된다. 즉, 다수의 활성화 제어부(322B, 323B...)에서 출력되는 제2 및 제3 활성화 제어 신호(EN2, EN3)는 논리'하이'가 된다.
한편, 입력 펄스 신호(IN)는 제1 지연부(311A)에서 예정된 시간만큼 지연되어 출력되고, 라이징 에지 검출부(322A)는 제1 지연부(311A)의 출력 신호(N2)의 라이징 에지를 검출하여 제2 라이징 검출 신호(R2)를 생성한다. 이때, 활성화 제어부(322B)에 입력되는 활성화 구간 제어 신호(EN1)가 논리'로우'를 유지하는 구간이기 때문에, 활성화 제어부(322B)에서 생성되는 제2 활성화 제어 신호(EN2)는 논리'하이'를 유지한다. 따라서, 제2 지연부(311B)는 제1 지연부(311A)를 통해 전달되는 입력 펄스 신호(IN)를 다음단으로 전달한다.
위와 같은 일련의 동작은 입력 펄스 신호(IN)가 폴링 에지가 되는 시점까지 이루어지고, 입력 펄스 신호(IN)가 폴링 에지가 되어 생성되는 펄스 신호(여기서는 N5)와 입력 펄스 신호(IN) 사이에 생성되는 펄스 신호(N2, N3, N4)에 응답하여 출력 펄스 신호(OUT)가 생성된다.
본 발명의 실시예에 따른 펄스 신호 생성 회로는 입력 펄스 신호(IN)의 폴링 에지를 검출하고, 그 검출 결과에 대응하는 펄스 폭을 가지는 출력 펄스 신호(OUT)를 생성하는 것이 가능하다. 따라서, 출력 펄스 신호(OUT)는 입력 펄스 신호(IN)의 펄스 폭에 대응하는 만큼의 펄스 폭이 제어된다.
도 5 는 도 3 의 라이징/폴링 에지 검출부(321A)를 설명하기 위한 회로도이다.
도 5 를 참조하면, 라이징/폴링 에지 검출부(321A)는 입력 펄스 신호(IN)를 입력받아 라이징 에지를 검출하여 예정된 펄스 폭의 제1 라이징 검출 신호(R1)를 생성하고 폴링 에지를 검출하여 예정된 펄스 폭의 제1 폴링 검출 신호(F1)를 생성한다.
도 6 은 도 3 의 라이징 에지 검출부(322A)를 설명하기 위한 회로도로써, 다수의 제어 신호 생성부(322, 323...) 각각에 구비되는 라이징 에지 검출부와 회로 구성 및 회로 동작이 동일하다.
도 6 을 참조하면, 라이징 에지 검출부(322A)는 제1 지연부(311A)의 출력 신호(N2)를 입력받아 라이징 에지를 검출하여 예정된 펄스 폭의 제2 라이징 검출 신호(R2)를 생성한다.
도 7 은 도 3 의 활성화 구간 제어부(321B)를 설명하기 위한 회로도이다.
도 7 를 참조하면, 활성화 구간 제어부(321B)는 제1 라이징 검출 신호(R1)에 응답하여 논리'로우'가 되고, 제1 폴링 검출 신호(F1)에 응답하여 논리'하이'가 되는 활성화 구간 제어 신호(EN1)를 생성한다.
도 8 은 도 3 의 활성화 제어부(322B)를 설명하기 위한 회로도로써, 다수의 제어 신호 생성부(322, 323...) 각각에 구비되는 활성화 제어부와 회로 구성 및 회로 동작이 동일하다.
도 8 을 참조하면, 활성화 제어부(322B)는 제1 라이징 검출 신호(R1)에 응답하여 논리'하이'가 되고, 활성화 구간 제어 신호(EN1)와 제2 라이징 검출 신호(R2)에 응답하여 논리'로우'가 되는 제2 활성화 제어 신호(EN2)를 생성한다.
도 9 는 본 발명의 다른 실시예에 따른 펄스 신호 생성 회로를 설명하기 위한 블록도이다.
도 9 를 참조하면, 펄스 신호 생성 회로는 제1 에지 검출부(910)와, 쉬프팅부(920)와, 제2 에지 검출부(930), 및 펄스 생성부(940)를 구비한다.
제1 에지 검출부(910)는 입력 펄스 신호(IN)의 폴링 에지를 검출하여 제1 폴링 검출 신호(F1)를 생성하고, 쉬프팅부(920)는 제1 폴링 검출 신호(F1)에 응답하여 입력 펄스 신호(IN)를 쉬프팅한다. 이어서, 제2 에지 검출부(930)는 쉬프팅부(920)의 출력 신호(S)의 폴링 에지를 검출하여 제2 폴링 검출 신호(F2)를 생성하고, 펄스 생성부(940)는 입력 펄스 신호(IN)와 제2 펄링 검출 신호(F2)에 응답하여 출력 펄스 신호(OUT)를 생성한다.
도 10 은 도 9 의 펄스 신호 생성 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도 9 및 도 10 을 참조하면, 우선 입력 펄스 신호(IN)가 입력되는 제1 에지 검출부(910)는 입력 펄스 신호(IN)의 폴링 에지를 검출하여 제1 폴링 검출 신호(F1)를 생성하고, 쉬프팅부(920)는 입력 펄스 신호(IN)를 제1 폴링 검출 신호(F1)에 응답하여 쉬프팅한다. 참고로, 쉬프팅 동작의 안정성을 위하여 제1 폴링 검출 신호(F1)는 입력 펄스 신호(IN)보다 조금 앞선 신호가 될 수 있다. 이어서, 제2 에지 검출부(930)는 쉬프팅부(920)의 출력 신호(S)의 폴링 에지를 검출하여 제2 폴링 검출 신호(F2)를 생성한다.
마지막으로, 펄스 생성부(940)는 입력 펄스 신호(IN)의 라이징 에지에 응답하여 논리'하이'로 셋되고 제2 폴링 검출 신호(F2)에 응답하여 논리'로우'로 리셋되는 출력 펄스 신호(OUT)를 생성한다.
본 발명의 실시예에 따른 펄스 신호 생성 회로는 입력 펄스 신호(IN)의 폴링에지에 대응하는 만큼 입력 펄스 신호(IN)를 쉬프팅 동작을 통해 지연시켜주고 이를 통해 생성되는 펄스 신호와 입력 펄스 신호(IN)를 합하여 출력 펄스 신호(OUT)를 생성하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시 예에 따른 펄스 신호 생성 회로는 입력 펄스 신호(IN)의 펄스 폭만큼 출력 펄스 신호(OUT)의 펄스 폭을 제어해 주는 것이 가능하기 때문에 입력 펄스 신호(IN)의 펄스 폭이 작더라도 출력 펄스 신호(OUT)를 안정적으로 생성하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 펄스 신호 생성부
320 : 제어 신호 생성부

Claims (13)

  1. 제어 신호에 따라 입력 펄스 신호의 펄스 폭을 조절하여 출력 펄스 신호를 생성하기 위한 펄스 신호 생성부; 및
    상기 입력 펄스 신호의 펄스 폭에 대응만큼 출력 펄스 신호의 펄스 폭을 제어하기 위한 상기 제어 신호를 생성하는 제어 신호 생성부
    를 구비하고, 상기 펄스 신호 생성부는,
    상기 펄스 신호 생성부는,
    상기 입력 펄스 신호에 예정된 지연 시간을 반영하기 위한 다수의 지연부; 및
    상기 다수의 지연부의 출력 신호에 응답하여 상기 출력 펄스 신호를 출력하는 펄스 출력부를 포함하며,
    상기 제어 신호 생성부는,
    상기 입력 펄스 신호의 활성화 에지를 검출하여 구간 활성화 제어 신호를 생성하기 위한 제1 제어 신호 생성부; 및
    상기 다수의 지연부의 출력 신호의 각 에지를 검출하여 상기 제어 신호를 생성하기 위한 제2 제어 신호 생성부
    를 구비하는 펄스 신호 생성 회로.
  2. 삭제
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 제어 신호 생성부는,
    상기 다수의 지연부의 출력 신호의 각 에지를 검출하기 위한 다수의 에지 검출부; 및
    상기 에지 검출부의 출력 신호에 응답하여 상기 제어 신호를 생성하기 위한 다수의 활성화 제어부를 구비하는 것을 특징으로 하는 펄스 신호 생성 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1 제어 신호 생성부는,
    상기 입력 펄스 신호의 활성화 에지를 검출하기 위한 입력 에지 검출부; 및
    상기 에지 검출부의 출력 신호에 응답하여 상기 다수의 활성화 제어부의 활성화 구간을 제어하기 위한 상기 구간 활성화 제어 신호를 생성하는 활성화 구간 제어부를 구비하는 것을 특징으로 하는 펄스 신호 생성 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 에지 검출부는 상기 입력 펄스 신호의 비활성화 에지를 검출하는 것을 특징으로 하는 펄스 신호 생성 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 출력 펄스 신호의 펄스 폭은 상기 입력 펄스 신호의 펄스 폭보다 긴 것을 특징으로 하는 펄스 신호 생성 회로.
  8. 활성화 에지와 비활성화 에지로 펄스 폭이 정의되는 입력 펄스 신호의 상기 비활성화 에지를 검출하기 위한 제1 에지 검출부;
    상기 제1 에지 검출부의 출력 신호에 응답하여 상기 입력 펄스 신호를 쉬프팅하기 위한 쉬프팅부;
    상기 쉬프팅부의 출력 신호의 비활성화 에지를 검출하기 위한 제2 에지 검출부; 및
    상기 입력 펄스 신호와 상기 제2 에지 검출부의 출력 신호에 응답하여 출력 펄스 신호를 생성하기 위한 펄스 생성부
    를 구비하는 펄스 신호 생성 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 펄스 생성부는 상기 입력 펄스 신호에 응답하여 셋 되고 상기 제2 에지 검출부의 출력 신호에 응답하여 리셋 되는 것을 특징으로 하는 펄스 신호 생성 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 출력 펄스 신호의 펄스 폭은 상기 입력 펄스 신호의 펄스 폭보다 긴 것을 특징으로 하는 펄스 신호 생성 회로.
  11. 제1 및 제2 활성화 에지로 펄스 폭이 정의되는 입력 펄스 신호의 상기 제2 활성화 에지를 검출하는 단계;
    상기 입력 펄스 신호를 상기 제2 활성화 에지에 대응하는 시간만큼 지연시키는 단계; 및
    상기 입력 펄스 신호와 상기 지연시키는 단계의 출력 신호로 펄스 폭이 정의되는 출력 펄스 신호를 생성하는 단계
    를 포함하며, 상기 출력 펄스 신호의 펄스 폭은 상기 입력 펄스 신호의 펄스 폭보다 긴 것을 특징으로 하는 펄스 신호 생성 회로의 동작 방법.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 지연시키는 단계는 상기 입력 펄스 신호를 상기 제2 활성화 에지에 대응하는 만큼 쉬프팅하는 것을 특징으로 하는 펄스 신호 생성 회로의 동작 방법.
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