JP3763957B2 - Ｐｌｌ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（フェーズロックトループ）装置に関し、特に、入力信号と同期のとれたクロック信号を生成するＰＬＬ装置に関する。
近年、情報機器の分野においては信号伝送の高速化や設計にかかるコストの低廉化が求められており、高速な信号伝送時においても信頼性が高く高精度で低コストのＰＬＬ装置が要求されている。
【０００２】
【従来の技術】
図１０は従来のＰＬＬ装置の第１例のブロック図を示す。このＰＬＬ装置はアナログ回路である。同図中、入力信号は位相比較器１０で出力クロックと位相を比較される。ここで得られた位相誤差信号はフィルタ１２で高周波成分を除去されて定電圧生成器１４に供給され、ここで制御電圧としての定電圧が生成され、ＶＣＯ（電圧制御型発振器）１６に供給される。ＶＣＯ１６は供給される定電圧に応じた周波数のパルスを生成し、これをクロック信号として出力する。
【０００３】
図１１は従来のＰＬＬ装置の第２一例のブロック図を示す。このＰＬＬ装置はデジタル回路である。同図中、入力信号の通信データには同期用ビットが含まれている。同期ビット検出器２０は入力信号の同期用ビットを検出すると、検出信号を指示器２２に供給する。指示器２２は入力信号のＮ倍の周波数のクロック信号を供給されており、検出信号の供給から何番目（Ｍ番目）のクロックパルスを同期クロックとして用いると、次の入力信号の同期用ビットが入来するまで入力信号との同期を維持できるかを判断して、選択器２４に指示する。選択器２４はこの指示に応じて供給されるクロック信号のＮパルス毎にＭ番目のパルスを選択し同期クロックとして出力する。
【０００４】
図１２は従来のＰＬＬ装置の第３例のブロック図を示す。このＰＬＬ装置はデジタル回路である。同図中、入力信号は縦続接続された遅延器３０1 〜３０N で順次遅延される。遅延器３０1 〜３０N それぞれの出力する信号は選択器３２に供給される。また、入力信号は位相比較器１０で出力クロックと位相を比較される。ここで得られた位相誤差情報が選択器３２に供給される。選択器３２は位相誤差情報に基づいて、遅延器３０1 〜３０N それぞれの出力信号から位相誤差がなくなるような信号を選択し、選択した信号をクロック信号として出力する。
【０００５】
【発明が解決しようとする課題】
従来の第１例のＰＬＬ装置は、高精度のクロック信号を得ることができるものの、位相比較器１０，定電圧生成器１４，ＶＣＯ１６の複雑な制御を要し、各回路が複雑であるために回路規模が大きくなり、また、アナログ的な制御であるため温度変化の影響を受けやすく、例えば定電圧生成器１４の出力信号にノイズが混入した場合など誤動作のおそれがあり、このノイズ除去のための回路設計に技術を要するため、全般にコスト高になるという問題があった。
【０００６】
従来の第２例のＰＬＬ装置は、第１例に比べて回路規模は小さく抑えられ、低コストのＰＬＬ装置が得られるが、精度が低いために短期間で位相ずれが発生する。このため、入力信号には一定間隔毎に同期用ビットを挿入して、一定間隔毎に同期をとらなければならないために、信号の伝送効率が悪化するという問題があった。
【０００７】
従来の第３例のＰＬＬ装置は、第２例に比べて高精度とするためには遅延器の個数が膨大な数となり、回路規模が大きくなる。また、遅延器は半導体集積化する際のプロセスのばらつきにより遅延量にばらつきが生ずるため、マクロ化が困難であるという問題があった。
本発明は、上記の点に鑑みてなされたもので、設計にかかる時間を短縮でき、コストを低減でき、回路規模が小さくて済み、高精度で入力信号の広範囲の周波数変動にも対応することができ、かつ、入力信号に同期ビットを設ける必要がないため信号の伝送効率が悪化することを防止できるＰＬＬ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、パルス波形の入力信号の各エッジのエッジ間隔であるパルス幅を検出するパルス幅検出部と、
前記パルス幅検出部で検出された複数のパルス幅情報を保持するパルス幅情報保持部と、
前記パルス幅情報保持部に保持された複数のパルス幅情報に基づいて位相同期用の指示情報を演算する演算部と、
前記入力信号のエッジに対して前記指示情報に基づく遅延を行ってパルス信号を生成し出力するパルス生成部と、
前記演算部の出力する指示情報を、誤りのない指示情報に対応する基準情報と比較し、前記指示情報が前記基準情報から所定の誤差範囲であるとき前記指示情報を前記パルス生成部に供給し、前記指示情報が前記基準情報から所定の誤差範囲でないとき前記基準情報を前記パルス生成部に供給する指示部を有する。
【０００９】
このように、検出された複数のパルス幅情報を保持し、その情報に基づいて指示情報を得てパルス信号を生成し出力するため、装置の全ての部分が単純な論理で動作を行うので設計にかかる時間を短縮でき、コストを低減できると共に回路規模が小さくて済み、高精度で入力信号の広範囲の周波数変動にも対応することができ、かつ、入力信号に同期ビットを設ける必要がないため信号の伝送効率が悪化することを防止でき、指示情報を、誤りのない指示情報に対応する基準情報と比較し、指示情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００１１】
請求項２に記載の発明は、請求項１記載ＰＬＬ装置において、前記基準情報は、外部より供給される。
請求項３記載の発明は、請求項１記載のＰＬＬ装置において、前記基準情報は、前記演算部で得た複数の指示情報に基づいて生成する。
このため、基準情報を外部より供給する必要がなくなる。
【００１２】
請求項４に記載の発明は、請求項１記載のＰＬＬ装置において、
前記指示部は、前記指示情報の代わりに前記パルス幅検出部の出力するパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、前記パルス幅情報が前記基準情報から所定の誤差範囲であるとき前記指示情報を前記パルス生成部に供給する。
【００１３】
このように、指示情報の代わりにパルス幅検出部の出力するパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
請求項５に記載の発明は、請求項１記載のＰＬＬ装置において、
前記指示部は、前記指示情報の代わりに前記パルス幅情報保持部から読み出されたパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、前記パルス幅情報が前記基準情報から所定の誤差範囲であるとき前記指示情報を前記パルス生成部に供給する。
【００１４】
このように、指示情報の代わりにパルス幅情報保持部から読み出されたパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
請求項６に記載の発明は、請求項１記載のＰＬＬ装置において、
前記パルス生成部は、前記入力信号のエッジに対して前記指示情報の上位ビットに基づく遅延を行って粗調整を行う粗調整部と、
前記粗調整部の出力パルス信号を前記指示情報の下位ビットに基づく遅延を行って微調整を行う微調整部とを有する。
【００１５】
このように、入力信号のエッジに対して指示情報の上位ビットに基づく遅延を行って粗調整を行い、その後、指示情報の下位ビットに基づく遅延を行って微調整を行うため、回路規模を小さくすることができる。
請求項７に記載の発明は、請求項１記載のＰＬＬ装置において、前記装置全体をデジタル回路で構成する。
【００１６】
このように、全体をデジタル回路で構成することにより、ノイズの影響を受けにくく、誤動作のおそれが小さくなる。
請求項８に記載の発明は、請求項１記載のＰＬＬ装置において、前記装置全体をアナログ回路で構成する。
【００１７】
【発明の実施の形態】
図１は本発明のＰＬＬ装置の第１実施例の機能ブロック図を示す。同図中、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２に供給される。パルス幅検出部４２では入力信号Ｓｉのパルス幅を検出して、その検出パルス幅情報をパルス幅情報保持部４４に保持する。演算部４６は上記パルス幅情報保持部４４に保持されている複数のパルス幅情報からパルス幅の平均値を求め、この平均値から入力信号Ｓｉと位相同期を取るために必要な指示情報を演算して指示部４８に供給する。
【００１８】
指示部４８は端子５０から供給される適正な指示情報に対応する基準情報と、演算部４６から供給される指示情報とを比較して、指示情報が基準情報から所定の誤差範囲内であればこの指示情報をパルス生成部５２に供給し、指示情報が基準情報から所定の誤差範囲外であれば基準情報を指示情報としてパルス生成部５２に供給する。パルス生成部５２は端子４０より供給される入力信号Ｓｉに対して指示情報に応じた遅延を行ってクロック信号を生成し、出力信号として端子５４より出力する。
【００１９】
図２は本発明のＰＬＬ装置の第１実施例の詳細ブロック図を示す。同図中、端子４０から入来した図３（Ａ），（Ｃ）に示す入力信号Ｓｉはそのままパルス幅検出部４２内のアンド回路６３に供給されると共に、インバータ６１で反転されてアンド回路６２に供給される。なお、図３（Ｃ）の波形は、図３（Ａ）の波形を拡大表示している。
【００２０】
アンド回路６２，６３それぞれはリングオッシレータ６６からシステムクロックＣＬＫ１を供給されており、入力信号Ｓｉ及びその反転信号をシステムクロックＣＬＫ１に同期したエッジの信号として取り出し、カウンタ６４，６５それぞれに供給する。なお、システムクロックＣＬＫ１は例えば入力信号Ｓｉの１２８倍の周波数の信号である。
【００２１】
カウンタ６４は例えば８ビットのカウンタであり、入力信号Ｓｉのローレベル期間をシステムクロックＣＬＫ１にてカウントし、カウンタ６５は例えば８ビットのカウンタであり、入力信号Ｓｉのハイレベル期間をシステムクロックＣＬＫ１にてカウントし、図３（Ｄ），（Ｅ）それぞれに示すカウント値（パルス幅情報）ＤＡＴＡ１，ＤＡＴＡ２はセレクタ６７に供給され、ここで入力信号Ｓｉのレベルに応じて切り換えられて図３（Ｆ）に示す値ＤＡＴＡ３として演算部４６のシフトレジスタ６８に供給される。
【００２２】
イクスクルーシブオア回路７１はインバータ６１の出力する反転入力信号Ｓｉと、入力信号Ｓｉを遅延器７０で遅延した信号とを供給されており、図３（Ｇ）に示すエッジ検出信号ＣＬＫ２を得て、これをシフトレジスタ６８を構成するレジスタ６８1 〜６８4 に供給する。これによって、セレクタ６７よりの値ＤＡＴＡ３がエッジ検出信号ＣＬＫ２によってレジスタ６８1 〜６８4 を順次シフトされる。
【００２３】
図３（Ｈ），（Ｉ）に示すレジスタ６８1 ，６８2 の各８ビットの格納値ＤＡＴＡ４，ＤＡＴＡ５はアダー７２で加算され９ビットの値がアダー７４に供給され、図３（Ｊ），（Ｋ）に示すレジスタ６８3 ，６８4 の各８ビットの格納値はアダー７３で図３（Ｌ），（Ｍ）に示すように加算され、９ビットの値がアダー７４に供給される。アダー７４は２つの値を加算して１０ビットの加算値を得て、この１０ビットの加算値のうち図３（Ｎ）に示す上位８ビットを出力する。つまり、入力信号Ｓｉの２周期にわたるハイレベル期間及びローレベル期間の平均値の１／２の値（中心値つまり指示情報）が出力され、この中心値の上位４ビットはビット単位で指示部４８のイクスクルーシブオア回路（ＥＯＲ）７６〜７９に供給され、また、中心値がセレクタ８０に供給される。
【００２４】
端子５０から供給される４ビットの基準情報は、誤りのない中心値が取りうる値に対応する８ビットの値であり、この基準情報の上位４ビットはビット単位でイクスクルーシブオア回路７６〜７９に供給され、中心値の上位４ビットが基準情報の上位４ビットと比較される。イクスクルーシブオア回路７６〜７９の出力信号はアンド回路８１に供給され、アンド回路８１は中心値の上位４ビットが基準情報の上位４ビットと一致したときハイレベルの信号を生成しセレクタ８０に供給する。セレクタ８０はアンド回路８１よりハイレベルの信号を供給されると、中心値が基準情報の値から所定の誤差範囲内であるため８ビットの中心値を選択し、アンド回路８１よりローレベルの信号を供給されると、中心値が基準情報の値から所定の誤差範囲外であるため８ビットの基準情報を選択してパルス生成部５０に供給する。
【００２５】
セレクタ８０の出力する図３（Ｏ）に示す８ビットの値の上位４ビットはビット単位でパルス生成部５０のイクスクルーシブオア回路８５〜８８に供給される。カウンタ８９は例えば４ビットのカウンタであり、入力信号Ｓｉのエッジでリセットされた後、システムクロックＣＬＫ１をカウントして図３（Ｐ）に示す４ビットのカウント値をビット単位でイクスクルーシブオア回路８５〜８８に供給する。
【００２６】
イクスクルーシブオア回路８５〜８８それぞれはセレクタ８０出力の上位４ビットとカウンタ値の４ビットとを比較し、イクスクルーシブオア回路８５〜８８それぞれの出力を供給されるアンド回路９１は両者が一致したときハイレベルとなる図３（Ｑ）に示す信号Ｓ１を出力する。この信号は入力信号Ｓｉのエッジをセレクタ８０出力の上位４ビットに対応するシステムクロック周期だけ遅延した信号であり、出力クロックの粗調整を行っている。この信号Ｓ１は縦続接続された遅延器９２1 〜９２N に供給されて順次遅延され、遅延器９２1 〜９２N それぞれの出力はセレクタ９６に供給される。また、遅延器９２1 〜９２N それぞれの出力は遅延器９４1 〜９４N それぞれで遅延されてセレクタ９５に供給される。
【００２７】
セレクタ９６にはセレクタ８０の出力する図３（Ｏ）に示す８ビットの値の下位４ビットが供給されており、この下位４ビットに対応する遅延器９２1 〜９２N のいずれかの出力を選択することにより微調整を行って、イクスクルーシブオア回路９７に供給する。セレクタ９５にはセレクタ８０の出力する図３（Ｏ）に示す８ビットの値の下位４ビットが供給されており、この下位４ビットに対応する遅延器９４1 〜９４N のいずれかの出力を選択してイクスクルーシブオア回路９７に供給する。セレクタ９５出力はセレクタ９６出力より遅延器１個分遅延しており、イクスクルーシブオア回路９７は図３（Ｒ）に示すクロック信号Ｓｏを生成して端子９８より出力する。なお、図３（Ａ）の入力信号Ｓｉに対応する出力クロック信号Ｓｏを図３（Ｂ）に示す。
【００２８】
このように、検出された複数のパルス幅情報を保持し、その情報に基づいて指示情報を得てパルス信号を生成し出力するため、装置の全ての部分が単純な論理で動作を行うので設計にかかる時間を短縮でき、コストを低減できると共に回路規模が小さくて済み、高精度であり、従来装置のようにＶＣＯを用いてないため入力信号の広範囲の周波数変動にも対応することができ、かつ、入力信号に同期ビットを設ける必要がないため信号の伝送効率が悪化することを防止できる。また、指示情報を誤りのない指示情報に対応する基準情報と比較し、指示情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００２９】
図４は本発明のＰＬＬ装置の第２実施例の詳細ブロック図を示す。同図中、図２と同一部分には同一符号を付す。図４において、端子４０から入来した図５（Ａ），（Ｃ）に示す入力信号Ｓｉはそのままパルス幅検出部４２内のアンド回路６３に供給されると共に、インバータ６１で反転されてアンド回路６２に供給される。なお、図５（Ｃ）の波形は、図５（Ａ）の波形を拡大表示している。
【００３０】
アンド回路６２，６３それぞれはリングオッシレータ６６からシステムクロックＣＬＫ１を供給されており、入力信号Ｓｉ及びその反転信号をシステムクロックＣＬＫ１に同期したエッジの信号として取り出し、カウンタ６４，６５それぞれに供給する。なお、システムクロックＣＬＫ１は例えば入力信号Ｓｉの１２８倍の周波数の信号である。
【００３１】
カウンタ６４は例えば８ビットのカウンタであり、入力信号Ｓｉのローレベル期間をシステムクロックＣＬＫ１にてカウントし、カウンタ６５は例えば８ビットのカウンタであり、入力信号Ｓｉのローレベル期間をシステムクロックＣＬＫ１にてカウントし、図５（Ｄ），（Ｅ）それぞれに示すカウント値ＤＡＴＡ１，ＤＡＴＡ２はセレクタ６７に供給され、ここで入力信号Ｓｉのレベルに応じて切り換えられて図５（Ｆ）に示す値ＤＡＴＡ３として演算部４６のシフトレジスタ６８に供給される。
【００３２】
イクスクルーシブオア回路７１はインバータ６１の出力する反転入力信号Ｓｉと、入力信号Ｓｉを遅延器７０で遅延した信号とを供給されており、エッジ検出信号ＣＬＫ２を得て、これをシフトレジスタ６８を構成するレジスタ６８1 〜６８4 に供給する。これによって、セレクタ６７よりの値ＤＡＴＡ３がエッジ検出信号ＣＬＫ２によってレジスタ６８1 〜６８4 を順次シフトされる。
【００３３】
レジスタ６８1 ，６８2 の各８ビットの格納値ＤＡＴＡ４，ＤＡＴＡ５はアダー７２で加算され９ビットの値がアダー７４に供給され、レジスタ６８3 ，６８4 の各８ビットの格納値はアダー７３で加算され、９ビットの値がアダー７４に供給される。アダー７４は２つの値を加算して１０ビットの加算値を得て、この１０ビットの加算値のうち上位８ビットを出力する。つまり、入力信号Ｓｉの２周期にわたるハイレベル期間及びローレベル期間の平均値の１／２の値（中心値）が出力され、この中心値の上位４ビットはビット単位で指示部４８のイクスクルーシブオア回路７６〜７９に供給され、また、中心値がセレクタ８０に供給される。
【００３４】
端子５０から供給される基準情報は、誤りのない中心値が取りうる値に対応する８ビットの値であり、この基準情報の上位４ビットはビット単位でイクスクルーシブオア回路７６〜７９に供給され、中心値の上位４ビットが基準情報の上位４ビットと比較される。イクスクルーシブオア回路７６〜７９の出力信号はアンド回路８１に供給され、アンド回路８１は中心値の上位４ビットが基準情報の上位４ビットと一致したときハイレベルの信号を生成しセレクタ８０に供給する。セレクタ８０はアンド回路８１よりハイレベルの信号を供給されると、中心値が基準情報の値から所定の誤差範囲内であるため８ビットの中心値を選択し、アンド回路８１よりローレベルの信号を供給されると、中心値が基準情報の値から所定の誤差範囲外であるため８ビットの基準情報を選択してパルス生成部５０に供給する。
【００３５】
なお、カウンタ６４，６５は８ビットのカウンタであるため、入力信号Ｓｉのエッジがなければ図５（Ｅ）に示すように、カウント値は最大２５５（１０進数）となるが、指示部４８でこのような過大値は基準値に置き換えられる。
セレクタ８０の出力する８ビットの値はビット単位でパルス生成部５０のイクスクルーシブオア回路１０５1 〜１０５8 に供給される。カウンタ１０９は例えば８ビットのカウンタであり、図５（Ｇ）に示す入力信号Ｓｉのエッジでリセットされた後、図５（Ｈ）に示すシステムクロックＣＬＫ１をカウントして８ビットのカウント値をビット単位でイクスクルーシブオア回路１０５1 〜１０５8 に供給する。
【００３６】
イクスクルーシブオア回路１０５1 〜１０５8 はセレクタ８０出力の８ビットとカウンタ値の８ビットとを比較し、イクスクルーシブオア回路１０５1 〜１０５8 それぞれの出力を供給されるアンド回路１０６は両者が一致したときハイレベルとなる図５（Ｇ）に示す信号Ｓ１を出力する。この信号Ｓ１は入力信号Ｓｉのエッジをセレクタ８０の出力に対応するシステムクロック周期だけ遅延した信号であり、出力クロックの粗調整及び微調整を行っている。この信号Ｓ１はそのままアンド回路１０７に供給されると共に、縦続接続された奇数個のインバータ１０８1 〜１０８i に供給されて遅延されインバータ１０８i の出力（アンド回路１０６の出力に対して遅延及び反転している）がアンド回路１０７に供給される。これによってアンド回路１０７はインバータ１０８1 〜１０８i の遅延量だけのパルス幅を持つ図５（Ｂ）に示すクロック信号を生成し、端子９８から出力する。
【００３７】
上記の第１，第２実施例はデジタル回路であるが、本発明は、次に示すようにアナログ回路でも構成することができる。
図６は本発明のＰＬＬ装置の第３実施例の詳細ブロック図を示す。同図中、図２と同一部分には同一符号を付す。図６において、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２のそのままチャージポンプ１１０に供給されると共に、反転信号生成回路１１２で反転されてチャージポンプ１１４に供給される。チャージポンプ１１０は入力信号Ｓｉのローレベル期間に容量の放電を完了してハイレベル期間に電荷を充電し、その電位Ｖ1 を切り替え回路１１８に供給する。チャージポンプ１１４は入力信号Ｓｉのハイレベル期間に容量の放電を完了してローレベル期間に電荷を充電し、その電位Ｖ2 を切り替え回路１１８に供給する。
【００３８】
切り替え信号生成回路１１６は入力信号Ｓｉ及びその反転信号からスイッチ信号ＳＷを生成して切り替え回路１１８に供給する。切り替え回路１１８は入力信号Ｓｉの立ち下がり時にチャージポンプ１１０の出力電位Ｖ1 をシフタ１２０に供給し、入力信号Ｓｉの立ち上がり時にチャージポンプ１１４の出力電位Ｖ2 をシフタ１２０に供給する。シフタ１２０はスイッチ信号ＳＷに応じて入力信号Ｓｉの立ち上がり及び立ち下がり時に、切り替え回路１１８から供給される電位Ｖ3 の供給先をチャージポンプ１２１〜１２４の間で順次シフトして供給する。チャージポンプ１２１〜１２４それぞれは供給された電位Ｖ4 ，Ｖ5 ，Ｖ6 ，Ｖ7 を保持して演算部４６の加算回路１２６に供給する。
【００３９】
加算回路１２６はチャージポンプ１２１〜１２４それぞれから供給される電位を加算し、その加算電位Ｖ8 は抵抗分割回路１２８で１／８の電位に分圧され、これにより得られるパルス幅平均の１／２に対応する電位Ｖ9 が指示部４８のスイッチ回路１３０、コンパレータ１３２の非反転入力端子、コンパレータ１３４の反転入力端子それぞれに供給される。抵抗分割回路１３６は端子１３８から供給される理想パルス幅に対応する基準電位Ｖref を抵抗分割して、電位Ｖａ＝Ｖref ・３／４をコンパレータ１３２の反転入力端子に基準値として供給し、電位Ｖｂ＝Ｖref ／４を加算回路１３８に供給する。加算回路１３８はこれに基準電位Ｖref を加算して電位Ｖｃ＝Ｖref ・５／４をコンパレータ１３４の非反転入力端子に基準値として供給する。
【００４０】
コンパレータ１３２は電位Ｖ9 を理想パルス幅の＋２５％に対応する電位Ｖａと比較してスイッチ制御信号を生成しスイッチ回路１３０に供給し、コンパレータ１３４は電位Ｖ9 を理想パルス幅の−２５％に対応する電位Ｖｂと比較してスイッチ制御信号を生成しスイッチ回路１４０に供給する。スイッチ回路１３０，１４０それぞれは供給されるスイッチ制御信号がハイレベルのときにのみ閉成し、スイッチ回路１３０の出力信号はスイッチ回路１４０に供給され、スイッチ回路１４０の出力信号はコンパレータ１４２の非反転入力端子に供給される。これによって、電位Ｖ9 が電位Ｖａから電位Ｖｂの範囲にあって、妥当であるときにのみ、パルス幅平均の１／２に対応する電位Ｖ9 が基準電位としてコンパレータ１４２の非反転入力端子に供給される。
【００４１】
コンパレータ１４２は反転入力端子に電位Ｖ3 を供給されており、電位Ｖ3 が基準電位未満のときにハイレベルとなるクロック信号を生成して端子５４より出力する。なお、定電流回路１４４はチャージポンプ１１０，１１４，１２１〜１２４それぞれに定電流を供給している。
この実施例ではチャージポンプ１１０，１１４，１２１〜１２４それぞれと定電流回路１４４が供給する電流値の設定、及び基準電位Ｖref の整合を取るだけで高精度のＰＬＬを構成することができ、比較的回路規模が大きい回路はコンパレータであるが、その個数は３個だけであり、従来に比して回路規模を大幅に小さくすることができる。また、従来装置のようにＶＣＯを用いてないため、入力信号の広範囲の周波数変動にも対応することができる。
【００４２】
図７は本発明のＰＬＬ装置の第４実施例の機能ブロック図を示す。同図中、図１と同一部分には同一符号を付す。図７において、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２に供給される。パルス幅検出部４２では入力信号Ｓｉのパルス幅を検出して、その検出パルス幅情報をパルス幅情報保持部４４に保持する。演算部４６は上記パルス幅情報保持部４４に保持されている複数のパルス幅情報からパルス幅の平均値を求め、この平均値から入力信号Ｓｉと位相同期を取るために必要な指示情報を演算して指示部４８及び指示情報比較部１５０に供給する。
【００４３】
指示情報比較部１５０は演算部４６から過去に供給された複数の指示情報から誤りのない適正な指示情報の値を判定し、この値を基準情報として保持して指示部４８に供給する。指示部４８はこの指示情報比較部１５０から供給される基準情報と、演算部４６から供給される指示情報とを比較して、指示情報が基準情報から所定の誤差範囲内であればこの指示情報をパルス生成部５２に供給し、指示情報が基準情報から所定の誤差範囲外であれば基準情報を指示情報としてパルス生成部５２に供給する。パルス生成部５２は端子４０より供給される入力信号Ｓｉに対して指示情報に応じた遅延を行ってクロック信号を生成し、出力信号として端子５４より出力する。この実施例では、外部より基準情報を供給する必要がなくなる。
【００４４】
図８は本発明のＰＬＬ装置の第５実施例の機能ブロック図を示す。同図中、図１と同一部分には同一符号を付す。図８において、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２に供給される。パルス幅検出部４２では入力信号Ｓｉのパルス幅を検出して、その検出パルス幅情報をパルス幅情報保持部４４に保持すると共に、指示部１５２に供給する。演算部４６は上記パルス幅情報保持部４４に保持されている複数のパルス幅情報からパルス幅の平均値を求め、この平均値から入力信号Ｓｉと位相同期を取るために必要な指示情報を演算して指示部４８に供給する。
【００４５】
指示部１５２はパルス幅検出部４２から供給される検出パルス幅情報と、端子１５４から供給される適正なパルス幅に対応する基準情報とを比較して、検出パルス幅情報が基準情報から所定の誤差範囲内であれば演算部４６から供給される指示情報をパルス生成部５２に供給し、検出パルス幅情報が基準情報から所定の誤差範囲外であれば基準情報を指示情報としてパルス生成部５２に供給する。パルス生成部５２は、端子４０より供給される入力信号Ｓｉに対して指示情報に応じた遅延を行ってクロック信号を生成し、これを出力信号として端子５４より出力する。
【００４６】
このように、指示情報の代わりにパルス幅検出部の出力するパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
図９は本発明のＰＬＬ装置の第６実施例の機能ブロック図を示す。同図中、図１と同一部分には同一符号を付す。図９において、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２に供給される。パルス幅検出部４２では入力信号Ｓｉのパルス幅を検出して、その検出パルス幅情報をパルス幅情報保持部４４に保持する。演算部４６は上記パルス幅情報保持部４４に保持されている複数のパルス幅情報からパルス幅の平均値を求め、この平均値から入力信号Ｓｉと位相同期を取るために必要な指示情報を演算して指示部４８に供給する。
【００４７】
指示部１５６はパルス幅情報保持部４４から読み出されるパルス幅情報と、端子１５８から供給される適正なパルス幅に対応する基準情報とを比較して、パルス幅情報が基準情報から所定の誤差範囲内であれば演算部４６から供給される指示情報をパルス生成部５２に供給し、パルス幅情報が基準情報から所定の誤差範囲外であれば基準情報を指示情報としてパルス生成部５２に供給する。パルス生成部５２は端子４０より供給される入力信号Ｓｉに対して指示情報に応じた遅延を行ってクロック信号を生成し、これを出力信号として端子５４より出力する。
【００４８】
このように、指示情報の代わりにパルス幅情報保持部から読み出されたパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００４９】
【発明の効果】
上述の如く、請求項１に記載の発明によれば、検出された複数のパルス幅情報を保持し、その情報に基づいて指示情報を得てパルス信号を生成し出力するため、装置の全ての部分が単純な論理で動作を行うので設計にかかる時間を短縮でき、コストを低減できると共に回路規模が小さくて済み、高精度で入力信号の広範囲の周波数変動にも対応することができ、かつ、入力信号に同期ビットを設ける必要がないため信号の伝送効率が悪化することを防止でき、指示情報を、誤りのない指示情報に対応する基準情報と比較し、指示情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００５１】
また、請求項３に記載の発明によれば、基準情報を外部より供給する必要がなくなる。 また、請求項４に記載の発明によれば、指示情報の代わりにパルス幅検出部の出力するパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００５２】
また、請求項５に記載の発明によれば、指示情報の代わりにパルス幅情報保持部から読み出されたパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００５３】
また、請求項６に記載の発明によれば、入力信号のエッジに対して指示情報の上位ビットに基づく遅延を行って粗調整を行い、その後、指示情報の下位ビットに基づく遅延を行って微調整を行うため、回路規模を小さくすることができる。
【００５４】
また、請求項７に記載の発明によれば、全体をデジタル回路で構成することにより、ノイズの影響を受けにくく、誤動作のおそれが小さくなる。
【図面の簡単な説明】
【図１】本発明のＰＬＬ装置の第１実施例の機能ブロック図である。
【図２】本発明のＰＬＬ装置の第１実施例の詳細ブロック図である。
【図３】図２の回路各部の信号タイミングチャートである。
【図４】本発明のＰＬＬ装置の第２実施例の詳細ブロック図である。
【図５】図４の回路各部の信号タイミングチャートである。
【図６】本発明のＰＬＬ装置の第３実施例の詳細ブロック図である。
【図７】本発明のＰＬＬ装置の第４実施例の機能ブロック図である。
【図８】本発明のＰＬＬ装置の第５実施例の機能ブロック図である。
【図９】本発明のＰＬＬ装置の第６実施例の機能ブロック図である。
【図１０】 従来のＰＬＬ装置の第１例のブロック図である。
【図１１】 従来のＰＬＬ装置の第２例のブロック図である。
【図１２】 従来のＰＬＬ装置の第３例のブロック図である。
【符号の説明】
４２ パルス幅検出部
４４ パルス幅情報保持部
４６ 演算部
４８ 指示部
５２ パルス生成部
６１，１０８1 〜１０８i インバータ
６２，６３，８１，９１ アンド回路
６４，６５，８９ カウンタ
６６ リングオッシレータ
６７，８０，９５，９６ セレクタ
６８ シフトレジスタ
７０ 遅延器
７１，７６〜７９，８５〜８８，１０５1 〜１０５8 イクスクルーシブオア回路
７２，７３，７４，９２1 〜９２N ，９４1 〜９４N アダー
１１０，１１４，１２１〜１２４ チャージポンプ
１１２ 反転信号生成回路
１１６ 切り替え信号生成回路
１１８ 切り替え回路
１２０ シフタ
１２６ 加算回路１２６
１２８，１３６ 抵抗分割回路
１３０ スイッチ回路
１３２，１３４，１４２ コンパレータ
１４４ 定電流回路
【発明の属する技術分野】
本発明は、ＰＬＬ（フェーズロックトループ）装置に関し、特に、入力信号と同期のとれたクロック信号を生成するＰＬＬ装置に関する。
近年、情報機器の分野においては信号伝送の高速化や設計にかかるコストの低廉化が求められており、高速な信号伝送時においても信頼性が高く高精度で低コストのＰＬＬ装置が要求されている。
【０００２】
【従来の技術】
図１０は従来のＰＬＬ装置の第１例のブロック図を示す。このＰＬＬ装置はアナログ回路である。同図中、入力信号は位相比較器１０で出力クロックと位相を比較される。ここで得られた位相誤差信号はフィルタ１２で高周波成分を除去されて定電圧生成器１４に供給され、ここで制御電圧としての定電圧が生成され、ＶＣＯ（電圧制御型発振器）１６に供給される。ＶＣＯ１６は供給される定電圧に応じた周波数のパルスを生成し、これをクロック信号として出力する。
【０００３】
図１１は従来のＰＬＬ装置の第２一例のブロック図を示す。このＰＬＬ装置はデジタル回路である。同図中、入力信号の通信データには同期用ビットが含まれている。同期ビット検出器２０は入力信号の同期用ビットを検出すると、検出信号を指示器２２に供給する。指示器２２は入力信号のＮ倍の周波数のクロック信号を供給されており、検出信号の供給から何番目（Ｍ番目）のクロックパルスを同期クロックとして用いると、次の入力信号の同期用ビットが入来するまで入力信号との同期を維持できるかを判断して、選択器２４に指示する。選択器２４はこの指示に応じて供給されるクロック信号のＮパルス毎にＭ番目のパルスを選択し同期クロックとして出力する。
【０００４】
図１２は従来のＰＬＬ装置の第３例のブロック図を示す。このＰＬＬ装置はデジタル回路である。同図中、入力信号は縦続接続された遅延器３０1 〜３０N で順次遅延される。遅延器３０1 〜３０N それぞれの出力する信号は選択器３２に供給される。また、入力信号は位相比較器１０で出力クロックと位相を比較される。ここで得られた位相誤差情報が選択器３２に供給される。選択器３２は位相誤差情報に基づいて、遅延器３０1 〜３０N それぞれの出力信号から位相誤差がなくなるような信号を選択し、選択した信号をクロック信号として出力する。
【０００５】
【発明が解決しようとする課題】
従来の第１例のＰＬＬ装置は、高精度のクロック信号を得ることができるものの、位相比較器１０，定電圧生成器１４，ＶＣＯ１６の複雑な制御を要し、各回路が複雑であるために回路規模が大きくなり、また、アナログ的な制御であるため温度変化の影響を受けやすく、例えば定電圧生成器１４の出力信号にノイズが混入した場合など誤動作のおそれがあり、このノイズ除去のための回路設計に技術を要するため、全般にコスト高になるという問題があった。
【０００６】
従来の第２例のＰＬＬ装置は、第１例に比べて回路規模は小さく抑えられ、低コストのＰＬＬ装置が得られるが、精度が低いために短期間で位相ずれが発生する。このため、入力信号には一定間隔毎に同期用ビットを挿入して、一定間隔毎に同期をとらなければならないために、信号の伝送効率が悪化するという問題があった。
【０００７】
従来の第３例のＰＬＬ装置は、第２例に比べて高精度とするためには遅延器の個数が膨大な数となり、回路規模が大きくなる。また、遅延器は半導体集積化する際のプロセスのばらつきにより遅延量にばらつきが生ずるため、マクロ化が困難であるという問題があった。
本発明は、上記の点に鑑みてなされたもので、設計にかかる時間を短縮でき、コストを低減でき、回路規模が小さくて済み、高精度で入力信号の広範囲の周波数変動にも対応することができ、かつ、入力信号に同期ビットを設ける必要がないため信号の伝送効率が悪化することを防止できるＰＬＬ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、パルス波形の入力信号の各エッジのエッジ間隔であるパルス幅を検出するパルス幅検出部と、
前記パルス幅検出部で検出された複数のパルス幅情報を保持するパルス幅情報保持部と、
前記パルス幅情報保持部に保持された複数のパルス幅情報に基づいて位相同期用の指示情報を演算する演算部と、
前記入力信号のエッジに対して前記指示情報に基づく遅延を行ってパルス信号を生成し出力するパルス生成部と、
前記演算部の出力する指示情報を、誤りのない指示情報に対応する基準情報と比較し、前記指示情報が前記基準情報から所定の誤差範囲であるとき前記指示情報を前記パルス生成部に供給し、前記指示情報が前記基準情報から所定の誤差範囲でないとき前記基準情報を前記パルス生成部に供給する指示部を有する。
【０００９】
このように、検出された複数のパルス幅情報を保持し、その情報に基づいて指示情報を得てパルス信号を生成し出力するため、装置の全ての部分が単純な論理で動作を行うので設計にかかる時間を短縮でき、コストを低減できると共に回路規模が小さくて済み、高精度で入力信号の広範囲の周波数変動にも対応することができ、かつ、入力信号に同期ビットを設ける必要がないため信号の伝送効率が悪化することを防止でき、指示情報を、誤りのない指示情報に対応する基準情報と比較し、指示情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００１１】
請求項２に記載の発明は、請求項１記載ＰＬＬ装置において、前記基準情報は、外部より供給される。
請求項３記載の発明は、請求項１記載のＰＬＬ装置において、前記基準情報は、前記演算部で得た複数の指示情報に基づいて生成する。
このため、基準情報を外部より供給する必要がなくなる。
【００１２】
請求項４に記載の発明は、請求項１記載のＰＬＬ装置において、
前記指示部は、前記指示情報の代わりに前記パルス幅検出部の出力するパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、前記パルス幅情報が前記基準情報から所定の誤差範囲であるとき前記指示情報を前記パルス生成部に供給する。
【００１３】
このように、指示情報の代わりにパルス幅検出部の出力するパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
請求項５に記載の発明は、請求項１記載のＰＬＬ装置において、
前記指示部は、前記指示情報の代わりに前記パルス幅情報保持部から読み出されたパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、前記パルス幅情報が前記基準情報から所定の誤差範囲であるとき前記指示情報を前記パルス生成部に供給する。
【００１４】
このように、指示情報の代わりにパルス幅情報保持部から読み出されたパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
請求項６に記載の発明は、請求項１記載のＰＬＬ装置において、
前記パルス生成部は、前記入力信号のエッジに対して前記指示情報の上位ビットに基づく遅延を行って粗調整を行う粗調整部と、
前記粗調整部の出力パルス信号を前記指示情報の下位ビットに基づく遅延を行って微調整を行う微調整部とを有する。
【００１５】
このように、入力信号のエッジに対して指示情報の上位ビットに基づく遅延を行って粗調整を行い、その後、指示情報の下位ビットに基づく遅延を行って微調整を行うため、回路規模を小さくすることができる。
請求項７に記載の発明は、請求項１記載のＰＬＬ装置において、前記装置全体をデジタル回路で構成する。
【００１６】
このように、全体をデジタル回路で構成することにより、ノイズの影響を受けにくく、誤動作のおそれが小さくなる。
請求項８に記載の発明は、請求項１記載のＰＬＬ装置において、前記装置全体をアナログ回路で構成する。
【００１７】
【発明の実施の形態】
図１は本発明のＰＬＬ装置の第１実施例の機能ブロック図を示す。同図中、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２に供給される。パルス幅検出部４２では入力信号Ｓｉのパルス幅を検出して、その検出パルス幅情報をパルス幅情報保持部４４に保持する。演算部４６は上記パルス幅情報保持部４４に保持されている複数のパルス幅情報からパルス幅の平均値を求め、この平均値から入力信号Ｓｉと位相同期を取るために必要な指示情報を演算して指示部４８に供給する。
【００１８】
指示部４８は端子５０から供給される適正な指示情報に対応する基準情報と、演算部４６から供給される指示情報とを比較して、指示情報が基準情報から所定の誤差範囲内であればこの指示情報をパルス生成部５２に供給し、指示情報が基準情報から所定の誤差範囲外であれば基準情報を指示情報としてパルス生成部５２に供給する。パルス生成部５２は端子４０より供給される入力信号Ｓｉに対して指示情報に応じた遅延を行ってクロック信号を生成し、出力信号として端子５４より出力する。
【００１９】
図２は本発明のＰＬＬ装置の第１実施例の詳細ブロック図を示す。同図中、端子４０から入来した図３（Ａ），（Ｃ）に示す入力信号Ｓｉはそのままパルス幅検出部４２内のアンド回路６３に供給されると共に、インバータ６１で反転されてアンド回路６２に供給される。なお、図３（Ｃ）の波形は、図３（Ａ）の波形を拡大表示している。
【００２０】
アンド回路６２，６３それぞれはリングオッシレータ６６からシステムクロックＣＬＫ１を供給されており、入力信号Ｓｉ及びその反転信号をシステムクロックＣＬＫ１に同期したエッジの信号として取り出し、カウンタ６４，６５それぞれに供給する。なお、システムクロックＣＬＫ１は例えば入力信号Ｓｉの１２８倍の周波数の信号である。
【００２１】
カウンタ６４は例えば８ビットのカウンタであり、入力信号Ｓｉのローレベル期間をシステムクロックＣＬＫ１にてカウントし、カウンタ６５は例えば８ビットのカウンタであり、入力信号Ｓｉのハイレベル期間をシステムクロックＣＬＫ１にてカウントし、図３（Ｄ），（Ｅ）それぞれに示すカウント値（パルス幅情報）ＤＡＴＡ１，ＤＡＴＡ２はセレクタ６７に供給され、ここで入力信号Ｓｉのレベルに応じて切り換えられて図３（Ｆ）に示す値ＤＡＴＡ３として演算部４６のシフトレジスタ６８に供給される。
【００２２】
イクスクルーシブオア回路７１はインバータ６１の出力する反転入力信号Ｓｉと、入力信号Ｓｉを遅延器７０で遅延した信号とを供給されており、図３（Ｇ）に示すエッジ検出信号ＣＬＫ２を得て、これをシフトレジスタ６８を構成するレジスタ６８1 〜６８4 に供給する。これによって、セレクタ６７よりの値ＤＡＴＡ３がエッジ検出信号ＣＬＫ２によってレジスタ６８1 〜６８4 を順次シフトされる。
【００２３】
図３（Ｈ），（Ｉ）に示すレジスタ６８1 ，６８2 の各８ビットの格納値ＤＡＴＡ４，ＤＡＴＡ５はアダー７２で加算され９ビットの値がアダー７４に供給され、図３（Ｊ），（Ｋ）に示すレジスタ６８3 ，６８4 の各８ビットの格納値はアダー７３で図３（Ｌ），（Ｍ）に示すように加算され、９ビットの値がアダー７４に供給される。アダー７４は２つの値を加算して１０ビットの加算値を得て、この１０ビットの加算値のうち図３（Ｎ）に示す上位８ビットを出力する。つまり、入力信号Ｓｉの２周期にわたるハイレベル期間及びローレベル期間の平均値の１／２の値（中心値つまり指示情報）が出力され、この中心値の上位４ビットはビット単位で指示部４８のイクスクルーシブオア回路（ＥＯＲ）７６〜７９に供給され、また、中心値がセレクタ８０に供給される。
【００２４】
端子５０から供給される４ビットの基準情報は、誤りのない中心値が取りうる値に対応する８ビットの値であり、この基準情報の上位４ビットはビット単位でイクスクルーシブオア回路７６〜７９に供給され、中心値の上位４ビットが基準情報の上位４ビットと比較される。イクスクルーシブオア回路７６〜７９の出力信号はアンド回路８１に供給され、アンド回路８１は中心値の上位４ビットが基準情報の上位４ビットと一致したときハイレベルの信号を生成しセレクタ８０に供給する。セレクタ８０はアンド回路８１よりハイレベルの信号を供給されると、中心値が基準情報の値から所定の誤差範囲内であるため８ビットの中心値を選択し、アンド回路８１よりローレベルの信号を供給されると、中心値が基準情報の値から所定の誤差範囲外であるため８ビットの基準情報を選択してパルス生成部５０に供給する。
【００２５】
セレクタ８０の出力する図３（Ｏ）に示す８ビットの値の上位４ビットはビット単位でパルス生成部５０のイクスクルーシブオア回路８５〜８８に供給される。カウンタ８９は例えば４ビットのカウンタであり、入力信号Ｓｉのエッジでリセットされた後、システムクロックＣＬＫ１をカウントして図３（Ｐ）に示す４ビットのカウント値をビット単位でイクスクルーシブオア回路８５〜８８に供給する。
【００２６】
イクスクルーシブオア回路８５〜８８それぞれはセレクタ８０出力の上位４ビットとカウンタ値の４ビットとを比較し、イクスクルーシブオア回路８５〜８８それぞれの出力を供給されるアンド回路９１は両者が一致したときハイレベルとなる図３（Ｑ）に示す信号Ｓ１を出力する。この信号は入力信号Ｓｉのエッジをセレクタ８０出力の上位４ビットに対応するシステムクロック周期だけ遅延した信号であり、出力クロックの粗調整を行っている。この信号Ｓ１は縦続接続された遅延器９２1 〜９２N に供給されて順次遅延され、遅延器９２1 〜９２N それぞれの出力はセレクタ９６に供給される。また、遅延器９２1 〜９２N それぞれの出力は遅延器９４1 〜９４N それぞれで遅延されてセレクタ９５に供給される。
【００２７】
セレクタ９６にはセレクタ８０の出力する図３（Ｏ）に示す８ビットの値の下位４ビットが供給されており、この下位４ビットに対応する遅延器９２1 〜９２N のいずれかの出力を選択することにより微調整を行って、イクスクルーシブオア回路９７に供給する。セレクタ９５にはセレクタ８０の出力する図３（Ｏ）に示す８ビットの値の下位４ビットが供給されており、この下位４ビットに対応する遅延器９４1 〜９４N のいずれかの出力を選択してイクスクルーシブオア回路９７に供給する。セレクタ９５出力はセレクタ９６出力より遅延器１個分遅延しており、イクスクルーシブオア回路９７は図３（Ｒ）に示すクロック信号Ｓｏを生成して端子９８より出力する。なお、図３（Ａ）の入力信号Ｓｉに対応する出力クロック信号Ｓｏを図３（Ｂ）に示す。
【００２８】
このように、検出された複数のパルス幅情報を保持し、その情報に基づいて指示情報を得てパルス信号を生成し出力するため、装置の全ての部分が単純な論理で動作を行うので設計にかかる時間を短縮でき、コストを低減できると共に回路規模が小さくて済み、高精度であり、従来装置のようにＶＣＯを用いてないため入力信号の広範囲の周波数変動にも対応することができ、かつ、入力信号に同期ビットを設ける必要がないため信号の伝送効率が悪化することを防止できる。また、指示情報を誤りのない指示情報に対応する基準情報と比較し、指示情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００２９】
図４は本発明のＰＬＬ装置の第２実施例の詳細ブロック図を示す。同図中、図２と同一部分には同一符号を付す。図４において、端子４０から入来した図５（Ａ），（Ｃ）に示す入力信号Ｓｉはそのままパルス幅検出部４２内のアンド回路６３に供給されると共に、インバータ６１で反転されてアンド回路６２に供給される。なお、図５（Ｃ）の波形は、図５（Ａ）の波形を拡大表示している。
【００３０】
アンド回路６２，６３それぞれはリングオッシレータ６６からシステムクロックＣＬＫ１を供給されており、入力信号Ｓｉ及びその反転信号をシステムクロックＣＬＫ１に同期したエッジの信号として取り出し、カウンタ６４，６５それぞれに供給する。なお、システムクロックＣＬＫ１は例えば入力信号Ｓｉの１２８倍の周波数の信号である。
【００３１】
カウンタ６４は例えば８ビットのカウンタであり、入力信号Ｓｉのローレベル期間をシステムクロックＣＬＫ１にてカウントし、カウンタ６５は例えば８ビットのカウンタであり、入力信号Ｓｉのローレベル期間をシステムクロックＣＬＫ１にてカウントし、図５（Ｄ），（Ｅ）それぞれに示すカウント値ＤＡＴＡ１，ＤＡＴＡ２はセレクタ６７に供給され、ここで入力信号Ｓｉのレベルに応じて切り換えられて図５（Ｆ）に示す値ＤＡＴＡ３として演算部４６のシフトレジスタ６８に供給される。
【００３２】
イクスクルーシブオア回路７１はインバータ６１の出力する反転入力信号Ｓｉと、入力信号Ｓｉを遅延器７０で遅延した信号とを供給されており、エッジ検出信号ＣＬＫ２を得て、これをシフトレジスタ６８を構成するレジスタ６８1 〜６８4 に供給する。これによって、セレクタ６７よりの値ＤＡＴＡ３がエッジ検出信号ＣＬＫ２によってレジスタ６８1 〜６８4 を順次シフトされる。
【００３３】
レジスタ６８1 ，６８2 の各８ビットの格納値ＤＡＴＡ４，ＤＡＴＡ５はアダー７２で加算され９ビットの値がアダー７４に供給され、レジスタ６８3 ，６８4 の各８ビットの格納値はアダー７３で加算され、９ビットの値がアダー７４に供給される。アダー７４は２つの値を加算して１０ビットの加算値を得て、この１０ビットの加算値のうち上位８ビットを出力する。つまり、入力信号Ｓｉの２周期にわたるハイレベル期間及びローレベル期間の平均値の１／２の値（中心値）が出力され、この中心値の上位４ビットはビット単位で指示部４８のイクスクルーシブオア回路７６〜７９に供給され、また、中心値がセレクタ８０に供給される。
【００３４】
端子５０から供給される基準情報は、誤りのない中心値が取りうる値に対応する８ビットの値であり、この基準情報の上位４ビットはビット単位でイクスクルーシブオア回路７６〜７９に供給され、中心値の上位４ビットが基準情報の上位４ビットと比較される。イクスクルーシブオア回路７６〜７９の出力信号はアンド回路８１に供給され、アンド回路８１は中心値の上位４ビットが基準情報の上位４ビットと一致したときハイレベルの信号を生成しセレクタ８０に供給する。セレクタ８０はアンド回路８１よりハイレベルの信号を供給されると、中心値が基準情報の値から所定の誤差範囲内であるため８ビットの中心値を選択し、アンド回路８１よりローレベルの信号を供給されると、中心値が基準情報の値から所定の誤差範囲外であるため８ビットの基準情報を選択してパルス生成部５０に供給する。
【００３５】
なお、カウンタ６４，６５は８ビットのカウンタであるため、入力信号Ｓｉのエッジがなければ図５（Ｅ）に示すように、カウント値は最大２５５（１０進数）となるが、指示部４８でこのような過大値は基準値に置き換えられる。
セレクタ８０の出力する８ビットの値はビット単位でパルス生成部５０のイクスクルーシブオア回路１０５1 〜１０５8 に供給される。カウンタ１０９は例えば８ビットのカウンタであり、図５（Ｇ）に示す入力信号Ｓｉのエッジでリセットされた後、図５（Ｈ）に示すシステムクロックＣＬＫ１をカウントして８ビットのカウント値をビット単位でイクスクルーシブオア回路１０５1 〜１０５8 に供給する。
【００３６】
イクスクルーシブオア回路１０５1 〜１０５8 はセレクタ８０出力の８ビットとカウンタ値の８ビットとを比較し、イクスクルーシブオア回路１０５1 〜１０５8 それぞれの出力を供給されるアンド回路１０６は両者が一致したときハイレベルとなる図５（Ｇ）に示す信号Ｓ１を出力する。この信号Ｓ１は入力信号Ｓｉのエッジをセレクタ８０の出力に対応するシステムクロック周期だけ遅延した信号であり、出力クロックの粗調整及び微調整を行っている。この信号Ｓ１はそのままアンド回路１０７に供給されると共に、縦続接続された奇数個のインバータ１０８1 〜１０８i に供給されて遅延されインバータ１０８i の出力（アンド回路１０６の出力に対して遅延及び反転している）がアンド回路１０７に供給される。これによってアンド回路１０７はインバータ１０８1 〜１０８i の遅延量だけのパルス幅を持つ図５（Ｂ）に示すクロック信号を生成し、端子９８から出力する。
【００３７】
上記の第１，第２実施例はデジタル回路であるが、本発明は、次に示すようにアナログ回路でも構成することができる。
図６は本発明のＰＬＬ装置の第３実施例の詳細ブロック図を示す。同図中、図２と同一部分には同一符号を付す。図６において、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２のそのままチャージポンプ１１０に供給されると共に、反転信号生成回路１１２で反転されてチャージポンプ１１４に供給される。チャージポンプ１１０は入力信号Ｓｉのローレベル期間に容量の放電を完了してハイレベル期間に電荷を充電し、その電位Ｖ1 を切り替え回路１１８に供給する。チャージポンプ１１４は入力信号Ｓｉのハイレベル期間に容量の放電を完了してローレベル期間に電荷を充電し、その電位Ｖ2 を切り替え回路１１８に供給する。
【００３８】
切り替え信号生成回路１１６は入力信号Ｓｉ及びその反転信号からスイッチ信号ＳＷを生成して切り替え回路１１８に供給する。切り替え回路１１８は入力信号Ｓｉの立ち下がり時にチャージポンプ１１０の出力電位Ｖ1 をシフタ１２０に供給し、入力信号Ｓｉの立ち上がり時にチャージポンプ１１４の出力電位Ｖ2 をシフタ１２０に供給する。シフタ１２０はスイッチ信号ＳＷに応じて入力信号Ｓｉの立ち上がり及び立ち下がり時に、切り替え回路１１８から供給される電位Ｖ3 の供給先をチャージポンプ１２１〜１２４の間で順次シフトして供給する。チャージポンプ１２１〜１２４それぞれは供給された電位Ｖ4 ，Ｖ5 ，Ｖ6 ，Ｖ7 を保持して演算部４６の加算回路１２６に供給する。
【００３９】
加算回路１２６はチャージポンプ１２１〜１２４それぞれから供給される電位を加算し、その加算電位Ｖ8 は抵抗分割回路１２８で１／８の電位に分圧され、これにより得られるパルス幅平均の１／２に対応する電位Ｖ9 が指示部４８のスイッチ回路１３０、コンパレータ１３２の非反転入力端子、コンパレータ１３４の反転入力端子それぞれに供給される。抵抗分割回路１３６は端子１３８から供給される理想パルス幅に対応する基準電位Ｖref を抵抗分割して、電位Ｖａ＝Ｖref ・３／４をコンパレータ１３２の反転入力端子に基準値として供給し、電位Ｖｂ＝Ｖref ／４を加算回路１３８に供給する。加算回路１３８はこれに基準電位Ｖref を加算して電位Ｖｃ＝Ｖref ・５／４をコンパレータ１３４の非反転入力端子に基準値として供給する。
【００４０】
コンパレータ１３２は電位Ｖ9 を理想パルス幅の＋２５％に対応する電位Ｖａと比較してスイッチ制御信号を生成しスイッチ回路１３０に供給し、コンパレータ１３４は電位Ｖ9 を理想パルス幅の−２５％に対応する電位Ｖｂと比較してスイッチ制御信号を生成しスイッチ回路１４０に供給する。スイッチ回路１３０，１４０それぞれは供給されるスイッチ制御信号がハイレベルのときにのみ閉成し、スイッチ回路１３０の出力信号はスイッチ回路１４０に供給され、スイッチ回路１４０の出力信号はコンパレータ１４２の非反転入力端子に供給される。これによって、電位Ｖ9 が電位Ｖａから電位Ｖｂの範囲にあって、妥当であるときにのみ、パルス幅平均の１／２に対応する電位Ｖ9 が基準電位としてコンパレータ１４２の非反転入力端子に供給される。
【００４１】
コンパレータ１４２は反転入力端子に電位Ｖ3 を供給されており、電位Ｖ3 が基準電位未満のときにハイレベルとなるクロック信号を生成して端子５４より出力する。なお、定電流回路１４４はチャージポンプ１１０，１１４，１２１〜１２４それぞれに定電流を供給している。
この実施例ではチャージポンプ１１０，１１４，１２１〜１２４それぞれと定電流回路１４４が供給する電流値の設定、及び基準電位Ｖref の整合を取るだけで高精度のＰＬＬを構成することができ、比較的回路規模が大きい回路はコンパレータであるが、その個数は３個だけであり、従来に比して回路規模を大幅に小さくすることができる。また、従来装置のようにＶＣＯを用いてないため、入力信号の広範囲の周波数変動にも対応することができる。
【００４２】
図７は本発明のＰＬＬ装置の第４実施例の機能ブロック図を示す。同図中、図１と同一部分には同一符号を付す。図７において、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２に供給される。パルス幅検出部４２では入力信号Ｓｉのパルス幅を検出して、その検出パルス幅情報をパルス幅情報保持部４４に保持する。演算部４６は上記パルス幅情報保持部４４に保持されている複数のパルス幅情報からパルス幅の平均値を求め、この平均値から入力信号Ｓｉと位相同期を取るために必要な指示情報を演算して指示部４８及び指示情報比較部１５０に供給する。
【００４３】
指示情報比較部１５０は演算部４６から過去に供給された複数の指示情報から誤りのない適正な指示情報の値を判定し、この値を基準情報として保持して指示部４８に供給する。指示部４８はこの指示情報比較部１５０から供給される基準情報と、演算部４６から供給される指示情報とを比較して、指示情報が基準情報から所定の誤差範囲内であればこの指示情報をパルス生成部５２に供給し、指示情報が基準情報から所定の誤差範囲外であれば基準情報を指示情報としてパルス生成部５２に供給する。パルス生成部５２は端子４０より供給される入力信号Ｓｉに対して指示情報に応じた遅延を行ってクロック信号を生成し、出力信号として端子５４より出力する。この実施例では、外部より基準情報を供給する必要がなくなる。
【００４４】
図８は本発明のＰＬＬ装置の第５実施例の機能ブロック図を示す。同図中、図１と同一部分には同一符号を付す。図８において、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２に供給される。パルス幅検出部４２では入力信号Ｓｉのパルス幅を検出して、その検出パルス幅情報をパルス幅情報保持部４４に保持すると共に、指示部１５２に供給する。演算部４６は上記パルス幅情報保持部４４に保持されている複数のパルス幅情報からパルス幅の平均値を求め、この平均値から入力信号Ｓｉと位相同期を取るために必要な指示情報を演算して指示部４８に供給する。
【００４５】
指示部１５２はパルス幅検出部４２から供給される検出パルス幅情報と、端子１５４から供給される適正なパルス幅に対応する基準情報とを比較して、検出パルス幅情報が基準情報から所定の誤差範囲内であれば演算部４６から供給される指示情報をパルス生成部５２に供給し、検出パルス幅情報が基準情報から所定の誤差範囲外であれば基準情報を指示情報としてパルス生成部５２に供給する。パルス生成部５２は、端子４０より供給される入力信号Ｓｉに対して指示情報に応じた遅延を行ってクロック信号を生成し、これを出力信号として端子５４より出力する。
【００４６】
このように、指示情報の代わりにパルス幅検出部の出力するパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
図９は本発明のＰＬＬ装置の第６実施例の機能ブロック図を示す。同図中、図１と同一部分には同一符号を付す。図９において、端子４０から入来した入力信号Ｓｉはパルス幅検出部４２に供給される。パルス幅検出部４２では入力信号Ｓｉのパルス幅を検出して、その検出パルス幅情報をパルス幅情報保持部４４に保持する。演算部４６は上記パルス幅情報保持部４４に保持されている複数のパルス幅情報からパルス幅の平均値を求め、この平均値から入力信号Ｓｉと位相同期を取るために必要な指示情報を演算して指示部４８に供給する。
【００４７】
指示部１５６はパルス幅情報保持部４４から読み出されるパルス幅情報と、端子１５８から供給される適正なパルス幅に対応する基準情報とを比較して、パルス幅情報が基準情報から所定の誤差範囲内であれば演算部４６から供給される指示情報をパルス生成部５２に供給し、パルス幅情報が基準情報から所定の誤差範囲外であれば基準情報を指示情報としてパルス生成部５２に供給する。パルス生成部５２は端子４０より供給される入力信号Ｓｉに対して指示情報に応じた遅延を行ってクロック信号を生成し、これを出力信号として端子５４より出力する。
【００４８】
このように、指示情報の代わりにパルス幅情報保持部から読み出されたパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００４９】
【発明の効果】
上述の如く、請求項１に記載の発明によれば、検出された複数のパルス幅情報を保持し、その情報に基づいて指示情報を得てパルス信号を生成し出力するため、装置の全ての部分が単純な論理で動作を行うので設計にかかる時間を短縮でき、コストを低減できると共に回路規模が小さくて済み、高精度で入力信号の広範囲の周波数変動にも対応することができ、かつ、入力信号に同期ビットを設ける必要がないため信号の伝送効率が悪化することを防止でき、指示情報を、誤りのない指示情報に対応する基準情報と比較し、指示情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００５１】
また、請求項３に記載の発明によれば、基準情報を外部より供給する必要がなくなる。 また、請求項４に記載の発明によれば、指示情報の代わりにパルス幅検出部の出力するパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００５２】
また、請求項５に記載の発明によれば、指示情報の代わりにパルス幅情報保持部から読み出されたパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、パルス幅情報が基準情報から所定の誤差範囲であるとき指示情報からパルス生成を行うため、更に、高精度で入力信号の広範囲の周波数変動にも対応することが可能となる。
【００５３】
また、請求項６に記載の発明によれば、入力信号のエッジに対して指示情報の上位ビットに基づく遅延を行って粗調整を行い、その後、指示情報の下位ビットに基づく遅延を行って微調整を行うため、回路規模を小さくすることができる。
【００５４】
また、請求項７に記載の発明によれば、全体をデジタル回路で構成することにより、ノイズの影響を受けにくく、誤動作のおそれが小さくなる。
【図面の簡単な説明】
【図１】本発明のＰＬＬ装置の第１実施例の機能ブロック図である。
【図２】本発明のＰＬＬ装置の第１実施例の詳細ブロック図である。
【図３】図２の回路各部の信号タイミングチャートである。
【図４】本発明のＰＬＬ装置の第２実施例の詳細ブロック図である。
【図５】図４の回路各部の信号タイミングチャートである。
【図６】本発明のＰＬＬ装置の第３実施例の詳細ブロック図である。
【図７】本発明のＰＬＬ装置の第４実施例の機能ブロック図である。
【図８】本発明のＰＬＬ装置の第５実施例の機能ブロック図である。
【図９】本発明のＰＬＬ装置の第６実施例の機能ブロック図である。
【図１０】 従来のＰＬＬ装置の第１例のブロック図である。
【図１１】 従来のＰＬＬ装置の第２例のブロック図である。
【図１２】 従来のＰＬＬ装置の第３例のブロック図である。
【符号の説明】
４２ パルス幅検出部
４４ パルス幅情報保持部
４６ 演算部
４８ 指示部
５２ パルス生成部
６１，１０８1 〜１０８i インバータ
６２，６３，８１，９１ アンド回路
６４，６５，８９ カウンタ
６６ リングオッシレータ
６７，８０，９５，９６ セレクタ
６８ シフトレジスタ
７０ 遅延器
７１，７６〜７９，８５〜８８，１０５1 〜１０５8 イクスクルーシブオア回路
７２，７３，７４，９２1 〜９２N ，９４1 〜９４N アダー
１１０，１１４，１２１〜１２４ チャージポンプ
１１２ 反転信号生成回路
１１６ 切り替え信号生成回路
１１８ 切り替え回路
１２０ シフタ
１２６ 加算回路１２６
１２８，１３６ 抵抗分割回路
１３０ スイッチ回路
１３２，１３４，１４２ コンパレータ
１４４ 定電流回路
Claims (8)
- パルス波形の入力信号の各エッジのエッジ間隔であるパルス幅を検出するパルス幅検出部と、
前記パルス幅検出部で検出された複数のパルス幅情報を保持するパルス幅情報保持部と、
前記パルス幅情報保持部に保持された複数のパルス幅情報に基づいて位相同期用の指示情報を演算する演算部と、
前記入力信号のエッジに対して前記指示情報に基づく遅延を行ってパルス信号を生成し出力するパルス生成部と、
前記演算部の出力する指示情報を、誤りのない指示情報に対応する基準情報と比較し、前記指示情報が前記基準情報から所定の誤差範囲であるとき前記指示情報を前記パルス生成部に供給し、前記指示情報が前記基準情報から所定の誤差範囲でないとき前記基準情報を前記パルス生成部に供給する指示部を有することを特徴とするＰＬＬ装置。 - 請求項１記載のＰＬＬ装置において、
前記基準情報は、外部より供給されることを特徴とするＰＬＬ装置。 - 請求項１記載のＰＬＬ装置において、
前記基準情報は、前記演算部で得た複数の指示情報に基づいて生成することを特徴とするＰＬＬ装置。 - 請求項１記載のＰＬＬ装置において、
前記指示部は、前記指示情報の代わりに前記パルス幅検出部の出力するパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、前記パルス幅情報が前記基準情報から所定の誤差範囲であるとき前記指示情報を前記パルス生成部に供給することを特徴とするＰＬＬ装置。 - 請求項１記載のＰＬＬ装置において、
前記指示部は、前記指示情報の代わりに前記パルス幅情報保持部から読み出されたパルス幅情報を、誤りのないパルス幅情報に対応する基準情報と比較し、前記パルス幅情報が前記基準情報から所定の誤差範囲であるとき前記指示情報を前記パルス生成部に供給することを特徴とするＰＬＬ装置。 - 請求項１記載のＰＬＬ装置において、
前記パルス生成部は、前記入力信号のエッジに対して前記指示情報の上位ビットに基づく遅延を行って粗調整を行う粗調整部と、
前記粗調整部の出力パルス信号を前記指示情報の下位ビットに基づく遅延を行って微調整を行う微調整部と
を有することを特徴とするＰＬＬ装置。 - 請求項１記載のＰＬＬ装置において、
前記装置全体をデジタル回路で構成したことを特徴とするＰＬＬ装置。 - 請求項１記載のＰＬＬ装置において、
前記装置全体をアナログ回路で構成したことを特徴とするＰＬＬ装置。
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