JP3444975B2 - パルス幅伸長回路 - Google Patents
パルス幅伸長回路Info
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- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G11C—STATIC STORES
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入力されるパルス信号
のパルス幅を伸長してなるパルス信号を発生するパルス
幅伸長回路に関する。
のパルス幅を伸長してなるパルス信号を発生するパルス
幅伸長回路に関する。
【０００２】
【従来の技術】従来、パルス幅伸長回路として、例え
ば、スタティック・ランダム・アクセス・メモリ（以
下、ＳＲＡＭという）において、アドレス信号の遷移を
検出するアドレス遷移検出回路（以下、ＡＴＤ回路とい
う）から出力されるアドレス遷移検出信号（以下、ＡＴ
Ｄ信号という）のパルス幅を伸長して、これをセンスア
ンプ活性化信号としてセンスアンプに供給するパルス幅
伸長回路が知られており、図７は、その一例を示してい
る。
ば、スタティック・ランダム・アクセス・メモリ（以
下、ＳＲＡＭという）において、アドレス信号の遷移を
検出するアドレス遷移検出回路（以下、ＡＴＤ回路とい
う）から出力されるアドレス遷移検出信号（以下、ＡＴ
Ｄ信号という）のパルス幅を伸長して、これをセンスア
ンプ活性化信号としてセンスアンプに供給するパルス幅
伸長回路が知られており、図７は、その一例を示してい
る。
【０００３】図７中、１はＡＴＤ回路から出力されるＡ
ＴＤ信号が入力されるＡＴＤ信号入力端、２は前エッジ
の遅延時間よりも後エッジの遅延時間が長くなるように
ＡＴＤ信号を遅延する遅延回路である。
ＴＤ信号が入力されるＡＴＤ信号入力端、２は前エッジ
の遅延時間よりも後エッジの遅延時間が長くなるように
ＡＴＤ信号を遅延する遅延回路である。
【０００４】この遅延回路２において、３〜８は縦列接
続されたインバータであり、これらインバータ３〜８の
うち、インバータ３、５、７は、その入力スレッショル
ド電圧を比較的低く設定され、インバータ４、６、８
は、その入力スレッショルド電圧を比較的高く設定され
ている。
続されたインバータであり、これらインバータ３〜８の
うち、インバータ３、５、７は、その入力スレッショル
ド電圧を比較的低く設定され、インバータ４、６、８
は、その入力スレッショルド電圧を比較的高く設定され
ている。
【０００５】また、９、１０、１１は電源電圧ＶＣＣを
供給する電源線、１２、１３、１４は電源線９、１０、
１１とインバータ３、５、７の電源電圧入力端との間に
接続された抵抗であり、インバータ４、６、８の電源電
圧入力端は、直接、電源線に接続されている。
供給する電源線、１２、１３、１４は電源線９、１０、
１１とインバータ３、５、７の電源電圧入力端との間に
接続された抵抗であり、インバータ４、６、８の電源電
圧入力端は、直接、電源線に接続されている。
【０００６】また、１５、１６、１７はインバータ３、
５、７の出力端と接地との間に接続されたキャパシタで
ある。
５、７の出力端と接地との間に接続されたキャパシタで
ある。
【０００７】ここに、インバータ３は、抵抗１２及びキ
ャパシタ１５からなるＲＣ遅延回路により、その出力信
号の立ち上がり時間を比較的大きく設定され、インバー
タ５は、抵抗１３及びキャパシタ１６からなるＲＣ遅延
回路により、その出力信号の立ち上がり時間を比較的大
きく設定され、インバータ７は、抵抗１４及びキャパシ
タ１７からなるＲＣ遅延回路により、その出力信号の立
ち上がり時間を比較的大きく設定される。
ャパシタ１５からなるＲＣ遅延回路により、その出力信
号の立ち上がり時間を比較的大きく設定され、インバー
タ５は、抵抗１３及びキャパシタ１６からなるＲＣ遅延
回路により、その出力信号の立ち上がり時間を比較的大
きく設定され、インバータ７は、抵抗１４及びキャパシ
タ１７からなるＲＣ遅延回路により、その出力信号の立
ち上がり時間を比較的大きく設定される。
【０００８】また、１８はセンスアンプ活性化信号ＳＥ
を出力するＮＯＲ回路であり、一方の入力端をＡＴＤ信
号入力端１に接続され、他方の入力端をインバータ８の
出力端に接続されている。
を出力するＮＯＲ回路であり、一方の入力端をＡＴＤ信
号入力端１に接続され、他方の入力端をインバータ８の
出力端に接続されている。
【０００９】図８は、ＡＴＤ回路からアドレス信号の遷
移に基づくパルス幅の正常なＡＴＤ信号が出力された場
合における図７に示すパルス幅伸長回路の動作を示す波
形図であり、図８ＡはＡＴＤ信号、図８Ｂはインバータ
３の出力Ｓ３、図８Ｃはインバータ４の出力Ｓ４、図８
Ｄはインバータ５の出力Ｓ５、図８Ｅはインバータ６の
出力Ｓ６、図８Ｆはインバータ７の出力Ｓ７、図８Ｇは
インバータ８の出力Ｓ８、図８Ｈはセンスアンプ活性化
信号ＳＥを示している。
移に基づくパルス幅の正常なＡＴＤ信号が出力された場
合における図７に示すパルス幅伸長回路の動作を示す波
形図であり、図８ＡはＡＴＤ信号、図８Ｂはインバータ
３の出力Ｓ３、図８Ｃはインバータ４の出力Ｓ４、図８
Ｄはインバータ５の出力Ｓ５、図８Ｅはインバータ６の
出力Ｓ６、図８Ｆはインバータ７の出力Ｓ７、図８Ｇは
インバータ８の出力Ｓ８、図８Ｈはセンスアンプ活性化
信号ＳＥを示している。
【００１０】即ち、図７に示すパルス幅伸長回路では、
ＡＴＤ回路からＡＴＤ信号が出力されず、ＡＴＤ信号入
力端１のレベル＝Ｌレベルとされている場合には、イン
バータ３の出力Ｓ３＝Ｈレベル、インバータ４の出力Ｓ
４＝Ｌレベル、インバータ５の出力Ｓ５＝Ｈレベル、イ
ンバータ６の出力Ｓ６＝Ｌレベル、インバータ７の出力
Ｓ７＝Ｈレベル、インバータ８の出力Ｓ８＝Ｌレベルと
なり、センスアンプ活性化信号ＳＥ＝Ｈレベル（非活性
レベル）とされる。
ＡＴＤ回路からＡＴＤ信号が出力されず、ＡＴＤ信号入
力端１のレベル＝Ｌレベルとされている場合には、イン
バータ３の出力Ｓ３＝Ｈレベル、インバータ４の出力Ｓ
４＝Ｌレベル、インバータ５の出力Ｓ５＝Ｈレベル、イ
ンバータ６の出力Ｓ６＝Ｌレベル、インバータ７の出力
Ｓ７＝Ｈレベル、インバータ８の出力Ｓ８＝Ｌレベルと
なり、センスアンプ活性化信号ＳＥ＝Ｈレベル（非活性
レベル）とされる。
【００１１】その後、ＡＴＤ回路からＡＴＤ信号が出力
され、ＡＴＤ信号入力端１のレベル＝Ｈレベルにされる
と、センスアンプ活性化信号ＳＥ＝Ｌレベル（活性レベ
ル）にされると共に、インバータ３の出力Ｓ３＝Ｌレベ
ル、インバータ４の出力Ｓ４＝Ｈレベル、インバータ５
の出力Ｓ５＝Ｌレベル、インバータ６の出力Ｓ６＝Ｈレ
ベル、インバータ７の出力Ｓ７＝Ｌレベル、インバータ
８の出力Ｓ８＝Ｈレベルとなる。
され、ＡＴＤ信号入力端１のレベル＝Ｈレベルにされる
と、センスアンプ活性化信号ＳＥ＝Ｌレベル（活性レベ
ル）にされると共に、インバータ３の出力Ｓ３＝Ｌレベ
ル、インバータ４の出力Ｓ４＝Ｈレベル、インバータ５
の出力Ｓ５＝Ｌレベル、インバータ６の出力Ｓ６＝Ｈレ
ベル、インバータ７の出力Ｓ７＝Ｌレベル、インバータ
８の出力Ｓ８＝Ｈレベルとなる。
【００１２】ここに、インバータ３、５、７は、その入
力スレッショルド電圧を比較的低く設定され、インバー
タ４、６、８は、その入力スレッショルド電圧を比較的
高く設定されているので、インバータ８の出力Ｓ８のＬ
レベルからＨレベルの変化は、ＡＴＤ信号が立ち上がっ
た後、比較的短い時間で起こる。
力スレッショルド電圧を比較的低く設定され、インバー
タ４、６、８は、その入力スレッショルド電圧を比較的
高く設定されているので、インバータ８の出力Ｓ８のＬ
レベルからＨレベルの変化は、ＡＴＤ信号が立ち上がっ
た後、比較的短い時間で起こる。
【００１３】その後、ＡＴＤ信号が立ち下がり、ＡＴＤ
信号入力端１＝Ｌレベルにされると、インバータ３の出
力Ｓ３＝Ｈレベル、インバータ４の出力Ｓ４＝Ｌレベ
ル、インバータ５の出力Ｓ５＝Ｈレベル、インバータ６
の出力Ｓ６＝Ｌレベル、インバータ７の出力Ｓ７＝Ｈレ
ベル、インバータ８の出力Ｓ８＝Ｌレベルとなり、セン
スアンプ活性化信号ＳＥ＝Ｈレベル（非活性レベル）に
復帰する。
信号入力端１＝Ｌレベルにされると、インバータ３の出
力Ｓ３＝Ｈレベル、インバータ４の出力Ｓ４＝Ｌレベ
ル、インバータ５の出力Ｓ５＝Ｈレベル、インバータ６
の出力Ｓ６＝Ｌレベル、インバータ７の出力Ｓ７＝Ｈレ
ベル、インバータ８の出力Ｓ８＝Ｌレベルとなり、セン
スアンプ活性化信号ＳＥ＝Ｈレベル（非活性レベル）に
復帰する。
【００１４】ここに、インバータ３、５、７は、出力信
号の立ち上がり時間を比較的大きく設定され、しかも、
インバータ４、６、８は、入力スレッショルド電圧を比
較的高く設定されているので、インバータ８の出力Ｓ８
のＨレベルからＬレベルの変化は、ＡＴＤ信号が立ち下
がった後、比較的長い時間を経過して起こる。
号の立ち上がり時間を比較的大きく設定され、しかも、
インバータ４、６、８は、入力スレッショルド電圧を比
較的高く設定されているので、インバータ８の出力Ｓ８
のＨレベルからＬレベルの変化は、ＡＴＤ信号が立ち下
がった後、比較的長い時間を経過して起こる。
【００１５】したがって、図７に示すパルス幅伸長回路
においては、ＡＴＤ回路から出力されるＡＴＤ信号のパ
ルス幅を伸長してなるセンスアンプ活性化信号ＳＥを得
ることができる。
においては、ＡＴＤ回路から出力されるＡＴＤ信号のパ
ルス幅を伸長してなるセンスアンプ活性化信号ＳＥを得
ることができる。
【００１６】
【発明が解決しようとする課題】図９はＡＴＤ回路から
ノイズ等に基づくパルス幅の短い異常なＡＴＤ信号が出
力された場合における図７に示すパルス幅伸長回路の動
作を示す波形図であり、図９ＡはＡＴＤ信号、図９Ｂは
インバータ３の出力Ｓ３、図９Ｃはインバータ４の出力
Ｓ４、図９Ｄはインバータ５の出力Ｓ５、図９Ｅはイン
バータ６の出力Ｓ６、図９Ｆはインバータ７の出力Ｓ
７、図９Ｇはインバータ８の出力Ｓ８、図９Ｈはセンス
アンプ活性化信号ＳＥを示している。
ノイズ等に基づくパルス幅の短い異常なＡＴＤ信号が出
力された場合における図７に示すパルス幅伸長回路の動
作を示す波形図であり、図９ＡはＡＴＤ信号、図９Ｂは
インバータ３の出力Ｓ３、図９Ｃはインバータ４の出力
Ｓ４、図９Ｄはインバータ５の出力Ｓ５、図９Ｅはイン
バータ６の出力Ｓ６、図９Ｆはインバータ７の出力Ｓ
７、図９Ｇはインバータ８の出力Ｓ８、図９Ｈはセンス
アンプ活性化信号ＳＥを示している。
【００１７】即ち、図７に示すパルス幅伸長回路におい
ては、図９に示すように、ＡＴＤ回路からノイズ等に基
づくパルス幅の短い異常なＡＴＤ信号が出力されると、
センスアンプを正常に動作させるのに十分でないパルス
幅のセンスアンプ活性化信号ＳＥが出力されてしまい、
センスアンプが誤動作を起こしてしまう場合があるとい
う問題点があった。
ては、図９に示すように、ＡＴＤ回路からノイズ等に基
づくパルス幅の短い異常なＡＴＤ信号が出力されると、
センスアンプを正常に動作させるのに十分でないパルス
幅のセンスアンプ活性化信号ＳＥが出力されてしまい、
センスアンプが誤動作を起こしてしまう場合があるとい
う問題点があった。
【００１８】本発明は、かかる点に鑑み、入力パルス信
号のパルス幅が所定の幅よりも短い場合には、この入力
パルス信号のパルス幅を伸長してなる出力パルス信号を
出力しないようにし、次段回路が誤動作を起こさないよ
うにしたパルス幅伸長回路を提供することを目的とす
る。
号のパルス幅が所定の幅よりも短い場合には、この入力
パルス信号のパルス幅を伸長してなる出力パルス信号を
出力しないようにし、次段回路が誤動作を起こさないよ
うにしたパルス幅伸長回路を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】本発明によるパルス幅伸
長回路は、例えば、図１にその原理説明図を示すよう
に、遅延回路２０と、パルス幅検出回路２１と、出力パ
ルス信号発生回路２２とを設けて構成される。
長回路は、例えば、図１にその原理説明図を示すよう
に、遅延回路２０と、パルス幅検出回路２１と、出力パ
ルス信号発生回路２２とを設けて構成される。
【００２０】ここに、遅延回路２０は、入力パルス信号
を遅延するものであるが、この遅延回路２０は、例え
ば、後エッジの遅延時間が前エッジの遅延時間よりも長
くなるように入力パルス信号を遅延するように構成され
る。このように構成する場合には、遅延回路２０は、入
力パルス信号よりも広いパルス幅を有する伸長パルスを
生成することになる。
を遅延するものであるが、この遅延回路２０は、例え
ば、後エッジの遅延時間が前エッジの遅延時間よりも長
くなるように入力パルス信号を遅延するように構成され
る。このように構成する場合には、遅延回路２０は、入
力パルス信号よりも広いパルス幅を有する伸長パルスを
生成することになる。
【００２１】また、パルス幅検出回路２１は、入力パル
ス信号のパルス幅が所定幅以上であるか否かを検出する
ものであり、例えば、入力パルス信号のパルス幅を検出
し、入力パルス信号のパルス幅が所定幅以上の場合にの
み、前エッジと遅延回路２０により遅延された入力パル
ス信号の後エッジとの間隔が入力パルス信号のパルス幅
よりも長くなるようなパルス幅検出信号を出力するもの
である。
ス信号のパルス幅が所定幅以上であるか否かを検出する
ものであり、例えば、入力パルス信号のパルス幅を検出
し、入力パルス信号のパルス幅が所定幅以上の場合にの
み、前エッジと遅延回路２０により遅延された入力パル
ス信号の後エッジとの間隔が入力パルス信号のパルス幅
よりも長くなるようなパルス幅検出信号を出力するもの
である。
【００２２】このパルス幅検出回路２１は、例えば、遅
延回路２０内の所定の複数の部所の電位を論理処理する
ことにより、入力パルス信号のパルス幅を検出するよう
に構成することができる。
延回路２０内の所定の複数の部所の電位を論理処理する
ことにより、入力パルス信号のパルス幅を検出するよう
に構成することができる。
【００２３】また、出力パルス信号発生回路２２は、入
力パルス信号のパルス幅が所定幅以上の場合には、出力
パルス信号として伸長パルス信号を出力し、入力パルス
信号のパルス幅が所定幅未満の場合には、出力パルス信
号として伸長パルス信号を出力しないものであり、例え
ば、パルス幅検出信号と、遅延回路２０により遅延され
てなる入力パルス信号とが供給され、パルス幅検出信号
が供給された場合には、出力端２２Ａの電位を反転して
保持し、遅延回路２０により遅延されてなる入力パルス
信号の後エッジが供給された場合には、出力端２２Ａの
電位を復帰させて保持することにより、出力端２２Ａに
入力パルス信号のパルス幅を伸長してなる出力パルス信
号を出力するものである。
力パルス信号のパルス幅が所定幅以上の場合には、出力
パルス信号として伸長パルス信号を出力し、入力パルス
信号のパルス幅が所定幅未満の場合には、出力パルス信
号として伸長パルス信号を出力しないものであり、例え
ば、パルス幅検出信号と、遅延回路２０により遅延され
てなる入力パルス信号とが供給され、パルス幅検出信号
が供給された場合には、出力端２２Ａの電位を反転して
保持し、遅延回路２０により遅延されてなる入力パルス
信号の後エッジが供給された場合には、出力端２２Ａの
電位を復帰させて保持することにより、出力端２２Ａに
入力パルス信号のパルス幅を伸長してなる出力パルス信
号を出力するものである。
【００２４】
【作用】本発明においては、パルス幅検出回路２１は、
入力パルス信号のパルス幅が所定幅よりも短い場合に
は、パルス幅検出信号を出力しないので、この場合、出
力パルス信号発生回路２２は、この入力パルス信号のパ
ルス幅を伸長してなる出力パルス信号を発生することは
ない。
入力パルス信号のパルス幅が所定幅よりも短い場合に
は、パルス幅検出信号を出力しないので、この場合、出
力パルス信号発生回路２２は、この入力パルス信号のパ
ルス幅を伸長してなる出力パルス信号を発生することは
ない。
【００２５】
【実施例】以下、図２〜図６を参照して、本発明の第１
実施例〜第３実施例について、本発明を、ＳＲＡＭにお
いて、ＡＴＤ回路から出力されるＡＴＤ信号のパルス幅
を伸長し、これをセンスアンプ活性化信号としてセンス
アンプに供給するパルス幅伸長回路に適用した場合を例
にして説明する。
実施例〜第３実施例について、本発明を、ＳＲＡＭにお
いて、ＡＴＤ回路から出力されるＡＴＤ信号のパルス幅
を伸長し、これをセンスアンプ活性化信号としてセンス
アンプに供給するパルス幅伸長回路に適用した場合を例
にして説明する。
【００２６】第１実施例・・図２〜図４
図２は本発明の第１実施例を示す回路図であり、図２
中、２４はＡＴＤ回路から出力されたＡＴＤ信号が入力
されるＡＴＤ信号入力端、２５は前エッジの遅延時間よ
りも後エッジの遅延時間が長くなるようにＡＴＤ信号を
遅延する遅延回路である。
中、２４はＡＴＤ回路から出力されたＡＴＤ信号が入力
されるＡＴＤ信号入力端、２５は前エッジの遅延時間よ
りも後エッジの遅延時間が長くなるようにＡＴＤ信号を
遅延する遅延回路である。
【００２７】この遅延回路２５において、２６〜３１は
縦列接続されたインバータであり、これらインバータ２
６〜３１のうち、インバータ２６、２８、３０は、その
入力スレッショルド電圧を比較的低く設定され、インバ
ータ２７、２９、３１は、その入力スレッショルド電圧
を比較的高く設定されている。
縦列接続されたインバータであり、これらインバータ２
６〜３１のうち、インバータ２６、２８、３０は、その
入力スレッショルド電圧を比較的低く設定され、インバ
ータ２７、２９、３１は、その入力スレッショルド電圧
を比較的高く設定されている。
【００２８】また、３２、３３、３４は電源電圧ＶＣＣ
を供給する電源線、３５、３６、３７は電源線３２、３
３、３４とインバータ２６、２８、３０の電源電圧入力
端との間に接続された抵抗であり、インバータ２７、２
９、３１の電源電圧入力端は、直接、電源線に接続され
ている。
を供給する電源線、３５、３６、３７は電源線３２、３
３、３４とインバータ２６、２８、３０の電源電圧入力
端との間に接続された抵抗であり、インバータ２７、２
９、３１の電源電圧入力端は、直接、電源線に接続され
ている。
【００２９】また、３８、３９、４０はインバータ２
６、２８、３０の出力端と接地との間に接続されたキャ
パシタである。
６、２８、３０の出力端と接地との間に接続されたキャ
パシタである。
【００３０】ここに、インバータ２６は、抵抗３５及び
キャパシタ３８からなるＲＣ遅延回路により、その出力
信号の立ち上がり時間を比較的大きく設定され、インバ
ータ２８は、抵抗３６及びキャパシタ３９からなるＲＣ
遅延回路により、その出力信号の立ち上がり時間を比較
的大きく設定され、インバータ３０は、抵抗３７及びキ
ャパシタ４０からなるＲＣ遅延回路により、その出力信
号の立ち上がり時間を比較的大きく設定される。
キャパシタ３８からなるＲＣ遅延回路により、その出力
信号の立ち上がり時間を比較的大きく設定され、インバ
ータ２８は、抵抗３６及びキャパシタ３９からなるＲＣ
遅延回路により、その出力信号の立ち上がり時間を比較
的大きく設定され、インバータ３０は、抵抗３７及びキ
ャパシタ４０からなるＲＣ遅延回路により、その出力信
号の立ち上がり時間を比較的大きく設定される。
【００３１】また、４１はＡＴＤ信号のパルス幅を検出
するＮＯＲ回路であり、第１の入力端をインバータ２６
の出力端に接続され、第２の入力端をインバータ２８の
出力端に接続され、第３の入力端をインバータ３０の出
力端に接続されている。
するＮＯＲ回路であり、第１の入力端をインバータ２６
の出力端に接続され、第２の入力端をインバータ２８の
出力端に接続され、第３の入力端をインバータ３０の出
力端に接続されている。
【００３２】また、４２はＡＴＤ信号のパルス幅を伸長
してなるセンスアンプ活性化信号ＳＥを発生するネガテ
ィブエッジ型のＤフリップフロップ回路であり、データ
入力端子Ｄを電源線４３に接続され、クロック入力端子
ＣＫをインバータ３１の出力端に接続され、クリア端子
ＣＬＲをＮＯＲ回路４１の出力端に接続され、正相出力
端子Ｑにセンスアンプ活性化信号ＳＥを得るようにされ
ている。
してなるセンスアンプ活性化信号ＳＥを発生するネガテ
ィブエッジ型のＤフリップフロップ回路であり、データ
入力端子Ｄを電源線４３に接続され、クロック入力端子
ＣＫをインバータ３１の出力端に接続され、クリア端子
ＣＬＲをＮＯＲ回路４１の出力端に接続され、正相出力
端子Ｑにセンスアンプ活性化信号ＳＥを得るようにされ
ている。
【００３３】図３は、ＡＴＤ回路からアドレス信号の遷
移に基づくパルス幅の正常なＡＴＤ信号が出力された場
合における第１実施例の動作を示す波形図であり、図３
ＡはＡＴＤ信号、図３Ｂはインバータ２６の出力Ｓ２
６、図３Ｃはインバータ２７の出力Ｓ２７、図３Ｄはイ
ンバータ２８の出力Ｓ２８、図３Ｅはインバータ２９の
出力Ｓ２９、図３Ｆはインバータ３０の出力Ｓ３０、図
３Ｇはインバータ３１の出力Ｓ３１、図３ＨはＮＯＲ回
路４１の出力Ｓ４１、図３Ｉはセンスアンプ活性化信号
ＳＥを示している。
移に基づくパルス幅の正常なＡＴＤ信号が出力された場
合における第１実施例の動作を示す波形図であり、図３
ＡはＡＴＤ信号、図３Ｂはインバータ２６の出力Ｓ２
６、図３Ｃはインバータ２７の出力Ｓ２７、図３Ｄはイ
ンバータ２８の出力Ｓ２８、図３Ｅはインバータ２９の
出力Ｓ２９、図３Ｆはインバータ３０の出力Ｓ３０、図
３Ｇはインバータ３１の出力Ｓ３１、図３ＨはＮＯＲ回
路４１の出力Ｓ４１、図３Ｉはセンスアンプ活性化信号
ＳＥを示している。
【００３４】即ち、この第１実施例においては、ＡＴＤ
回路からＡＴＤ信号が出力されず、ＡＴＤ信号入力端２
４のレベル＝Ｌレベルとされている場合には、インバー
タ２６の出力Ｓ２６＝Ｈレベル、インバータ２７の出力
Ｓ２７＝Ｌレベル、インバータ２８の出力Ｓ２８＝Ｈレ
ベル、インバータ２９の出力Ｓ２９＝Ｌレベル、インバ
ータ３０の出力Ｓ３０＝Ｈレベル、インバータ３１の出
力Ｓ３１＝Ｌレベル、ＮＯＲ回路４１の出力Ｓ４１＝Ｌ
レベルとされている。
回路からＡＴＤ信号が出力されず、ＡＴＤ信号入力端２
４のレベル＝Ｌレベルとされている場合には、インバー
タ２６の出力Ｓ２６＝Ｈレベル、インバータ２７の出力
Ｓ２７＝Ｌレベル、インバータ２８の出力Ｓ２８＝Ｈレ
ベル、インバータ２９の出力Ｓ２９＝Ｌレベル、インバ
ータ３０の出力Ｓ３０＝Ｈレベル、インバータ３１の出
力Ｓ３１＝Ｌレベル、ＮＯＲ回路４１の出力Ｓ４１＝Ｌ
レベルとされている。
【００３５】この結果、Ｄフリップフロップ回路４２に
おいては、データ入力端子Ｄに供給されている電源電圧
ＶＣＣをラッチしている状態が維持され、センスアンプ
活性化信号ＳＥ＝Ｈレベル（非活性レベル）とされる。
おいては、データ入力端子Ｄに供給されている電源電圧
ＶＣＣをラッチしている状態が維持され、センスアンプ
活性化信号ＳＥ＝Ｈレベル（非活性レベル）とされる。
【００３６】その後、ＡＴＤ回路からＡＴＤ信号が出力
され、ＡＴＤ信号入力端２４のレベル＝Ｈレベルにされ
ると、インバータ２６の出力Ｓ２６＝Ｌレベル、インバ
ータ２７の出力Ｓ２７＝Ｈレベル、インバータ２８の出
力Ｓ２８＝Ｌレベル、インバータ２９の出力Ｓ２９＝Ｈ
レベル、インバータ３０の出力Ｓ３０＝Ｌレベル、イン
バータ３１の出力Ｓ３１＝Ｈレベルとなる。
され、ＡＴＤ信号入力端２４のレベル＝Ｈレベルにされ
ると、インバータ２６の出力Ｓ２６＝Ｌレベル、インバ
ータ２７の出力Ｓ２７＝Ｈレベル、インバータ２８の出
力Ｓ２８＝Ｌレベル、インバータ２９の出力Ｓ２９＝Ｈ
レベル、インバータ３０の出力Ｓ３０＝Ｌレベル、イン
バータ３１の出力Ｓ３１＝Ｈレベルとなる。
【００３７】ここに、インバータ２６、２８、３０は、
その入力スレッショルド電圧を比較的低く設定され、イ
ンバータ２７、２９、３１は、その入力スレッショルド
電圧を比較的高く設定されているので、インバータ３１
の出力Ｓ３１のＬレベルからＨレベルの変化は、ＡＴＤ
信号が立ち上がった後、比較的短い時間で起こる。
その入力スレッショルド電圧を比較的低く設定され、イ
ンバータ２７、２９、３１は、その入力スレッショルド
電圧を比較的高く設定されているので、インバータ３１
の出力Ｓ３１のＬレベルからＨレベルの変化は、ＡＴＤ
信号が立ち上がった後、比較的短い時間で起こる。
【００３８】この場合において、インバータ３０の出力
Ｓ３０がＨレベルからＬレベルにされた時には、インバ
ータ２６、２８の出力Ｓ２６、Ｓ２８はＬレベルにある
ので、ＮＯＲ回路４１の出力Ｓ４１はＬレベルからＨレ
ベルに反転する。
Ｓ３０がＨレベルからＬレベルにされた時には、インバ
ータ２６、２８の出力Ｓ２６、Ｓ２８はＬレベルにある
ので、ＮＯＲ回路４１の出力Ｓ４１はＬレベルからＨレ
ベルに反転する。
【００３９】換言すれば、パルス幅の正常なＡＴＤ信号
がＡＴＤ信号入力端２４に入力された場合において、イ
ンバータ３０の出力Ｓ３０がＨレベルからＬレベルにさ
れた時には、インバータ２６、２８の出力Ｓ２６、Ｓ２
８はＬレベルにあるように、インバータ２６〜３０の遅
延時間が設定される。
がＡＴＤ信号入力端２４に入力された場合において、イ
ンバータ３０の出力Ｓ３０がＨレベルからＬレベルにさ
れた時には、インバータ２６、２８の出力Ｓ２６、Ｓ２
８はＬレベルにあるように、インバータ２６〜３０の遅
延時間が設定される。
【００４０】ここに、ＮＯＲ回路４１の出力Ｓ４１がＬ
レベルからＨレベルに反転すると、Ｄフリップフロップ
回路４２は、クリアされ、センスアンプ活性化信号ＳＥ
はＨレベル（非活性レベル）からＬレベル（活性レベ
ル）となる。
レベルからＨレベルに反転すると、Ｄフリップフロップ
回路４２は、クリアされ、センスアンプ活性化信号ＳＥ
はＨレベル（非活性レベル）からＬレベル（活性レベ
ル）となる。
【００４１】その後、ＡＴＤ信号が立ち下がり、ＡＴＤ
信号入力端２４＝Ｌレベルにされると、インバータ２６
の出力Ｓ２６＝Ｈレベル、インバータ２７の出力Ｓ２７
＝Ｌレベル、インバータ２８の出力Ｓ２８＝Ｈレベル、
インバータ２９の出力Ｓ２９＝Ｌレベル、インバータ３
０の出力Ｓ３０＝Ｈレベル、インバータ３１の出力Ｓ３
１＝Ｌレベルとなる。
信号入力端２４＝Ｌレベルにされると、インバータ２６
の出力Ｓ２６＝Ｈレベル、インバータ２７の出力Ｓ２７
＝Ｌレベル、インバータ２８の出力Ｓ２８＝Ｈレベル、
インバータ２９の出力Ｓ２９＝Ｌレベル、インバータ３
０の出力Ｓ３０＝Ｈレベル、インバータ３１の出力Ｓ３
１＝Ｌレベルとなる。
【００４２】この結果、Ｄフリップフロップ回路４２に
おいては、クロック入力端子ＣＫ＝Ｌレベルとされ、電
源電圧ＶＣＣがラッチされ、センスアンプ活性化信号Ｓ
Ｅ＝Ｈレベル（非活性レベル）に復帰する。
おいては、クロック入力端子ＣＫ＝Ｌレベルとされ、電
源電圧ＶＣＣがラッチされ、センスアンプ活性化信号Ｓ
Ｅ＝Ｈレベル（非活性レベル）に復帰する。
【００４３】ここに、インバータ２６、２８、３０は、
出力信号の立ち上がり時間を比較的大きく設定され、し
かも、インバータ２７、２９、３１は、入力スレッショ
ルド電圧を比較的高く設定されているので、インバータ
３１の出力Ｓ３１のＨレベルからＬレベルの変化は、Ａ
ＴＤ信号が立ち下がった後、比較的長い時間を経過して
起こる。
出力信号の立ち上がり時間を比較的大きく設定され、し
かも、インバータ２７、２９、３１は、入力スレッショ
ルド電圧を比較的高く設定されているので、インバータ
３１の出力Ｓ３１のＨレベルからＬレベルの変化は、Ａ
ＴＤ信号が立ち下がった後、比較的長い時間を経過して
起こる。
【００４４】このように、この第１実施例によれば、Ａ
ＴＤ回路からパルス幅の正常なＡＴＤ信号が出力される
と、このＡＴＤ信号のパルス幅を伸長してなるセンスア
ンプ活性化信号ＳＥを得ることができる。
ＴＤ回路からパルス幅の正常なＡＴＤ信号が出力される
と、このＡＴＤ信号のパルス幅を伸長してなるセンスア
ンプ活性化信号ＳＥを得ることができる。
【００４５】なお、ＡＴＤ信号のパルス幅をｔＰ、ＡＴ
Ｄ信号の立ち上がりエッジからインバータ３１の出力Ｓ
３１が立ち上がるまでの時間、即ち、遅延回路２５にお
けるＡＴＤ信号の前エッジの遅延時間をｔＳ、ＡＴＤ信
号の立ち下がりエッジからインバータ３１の出力Ｓ３１
が立ち下がるまでの時間、即ち、遅延回路２５における
ＡＴＤ信号の後エッジの遅延時間をｔＤとすると、セン
スアンプ活性化信号ＳＥのパルス幅は、ｔＤ＋ｔＰ−ｔ
Ｓとなる。
Ｄ信号の立ち上がりエッジからインバータ３１の出力Ｓ
３１が立ち上がるまでの時間、即ち、遅延回路２５にお
けるＡＴＤ信号の前エッジの遅延時間をｔＳ、ＡＴＤ信
号の立ち下がりエッジからインバータ３１の出力Ｓ３１
が立ち下がるまでの時間、即ち、遅延回路２５における
ＡＴＤ信号の後エッジの遅延時間をｔＤとすると、セン
スアンプ活性化信号ＳＥのパルス幅は、ｔＤ＋ｔＰ−ｔ
Ｓとなる。
【００４６】また、図４は、ＡＴＤ回路からノイズ等に
基づくパルス幅の短い異常なＡＴＤ信号が出力された場
合における第１実施例の動作を示す波形図であり、図４
ＡはＡＴＤ信号、図４Ｂはインバータ２６の出力Ｓ２
６、図４Ｃはインバータ２７の出力Ｓ２７、図４Ｄはイ
ンバータ２８の出力Ｓ２８、図４Ｅはインバータ２９の
出力Ｓ２９、図４Ｆはインバータ３０の出力Ｓ３０、図
４Ｇはインバータ３１の出力Ｓ３１、図４ＨはＮＯＲ回
路４１の出力Ｓ４１、図４Ｉはセンスアンプ活性化信号
ＳＥを示している。
基づくパルス幅の短い異常なＡＴＤ信号が出力された場
合における第１実施例の動作を示す波形図であり、図４
ＡはＡＴＤ信号、図４Ｂはインバータ２６の出力Ｓ２
６、図４Ｃはインバータ２７の出力Ｓ２７、図４Ｄはイ
ンバータ２８の出力Ｓ２８、図４Ｅはインバータ２９の
出力Ｓ２９、図４Ｆはインバータ３０の出力Ｓ３０、図
４Ｇはインバータ３１の出力Ｓ３１、図４ＨはＮＯＲ回
路４１の出力Ｓ４１、図４Ｉはセンスアンプ活性化信号
ＳＥを示している。
【００４７】ここに、ＡＴＤ回路からＡＴＤ信号が出力
されず、ＡＴＤ信号入力端２４のレベル＝Ｌレベルとさ
れている場合には、前述したように、インバータ２６の
出力Ｓ２６＝Ｈレベル、インバータ２７の出力Ｓ２７＝
Ｌレベル、インバータ２８の出力Ｓ２８＝Ｈレベル、イ
ンバータ２９の出力Ｓ２９＝Ｌレベル、インバータ３０
の出力Ｓ３０＝Ｈレベル、インバータ３１の出力Ｓ３１
＝Ｌレベル、ＮＯＲ回路４１の出力Ｓ４１＝Ｌレベルと
されている。
されず、ＡＴＤ信号入力端２４のレベル＝Ｌレベルとさ
れている場合には、前述したように、インバータ２６の
出力Ｓ２６＝Ｈレベル、インバータ２７の出力Ｓ２７＝
Ｌレベル、インバータ２８の出力Ｓ２８＝Ｈレベル、イ
ンバータ２９の出力Ｓ２９＝Ｌレベル、インバータ３０
の出力Ｓ３０＝Ｈレベル、インバータ３１の出力Ｓ３１
＝Ｌレベル、ＮＯＲ回路４１の出力Ｓ４１＝Ｌレベルと
されている。
【００４８】この結果、Ｄフリップフロップ回路４２に
おいては、データ入力端子Ｄに供給されている電源電圧
ＶＣＣをラッチしている状態が維持され、センスアンプ
活性化信号ＳＥ＝Ｈレベル（非活性レベル）とされる。
おいては、データ入力端子Ｄに供給されている電源電圧
ＶＣＣをラッチしている状態が維持され、センスアンプ
活性化信号ＳＥ＝Ｈレベル（非活性レベル）とされる。
【００４９】その後、ＡＴＤ回路からノイズ等に基づく
パルス幅の短い異常なＡＴＤ信号が出力され、ＡＴＤ信
号入力端２４のレベル＝Ｈレベルにされると、インバー
タ２６の出力Ｓ２６＝Ｌレベル、インバータ２７の出力
Ｓ２７＝Ｈレベル、インバータ２８の出力Ｓ２８＝Ｌレ
ベル、インバータ２９の出力Ｓ２９＝Ｈレベル、インバ
ータ３０の出力Ｓ３０＝Ｌレベル、インバータ３１の出
力＝Ｈレベルとなる。
パルス幅の短い異常なＡＴＤ信号が出力され、ＡＴＤ信
号入力端２４のレベル＝Ｈレベルにされると、インバー
タ２６の出力Ｓ２６＝Ｌレベル、インバータ２７の出力
Ｓ２７＝Ｈレベル、インバータ２８の出力Ｓ２８＝Ｌレ
ベル、インバータ２９の出力Ｓ２９＝Ｈレベル、インバ
ータ３０の出力Ｓ３０＝Ｌレベル、インバータ３１の出
力＝Ｈレベルとなる。
【００５０】ここに、インバータ２６、２８、３０は、
その入力スレッショルド電圧を比較的低く設定され、イ
ンバータ２７、２９、３１は、その入力スレッショルド
電圧を比較的高く設定されているので、インバータ３１
の出力のＬレベルからＨレベルの変化は、ＡＴＤ信号が
立ち上がった後、比較的短い時間で起こる。
その入力スレッショルド電圧を比較的低く設定され、イ
ンバータ２７、２９、３１は、その入力スレッショルド
電圧を比較的高く設定されているので、インバータ３１
の出力のＬレベルからＨレベルの変化は、ＡＴＤ信号が
立ち上がった後、比較的短い時間で起こる。
【００５１】しかし、この場合には、ＡＴＤ信号は、立
ち上がり後、直ちに、立ち下がるので、これに対応し
て、インバータ２６の出力Ｓ２６＝Ｈレベル、インバー
タ２７の出力Ｓ２７＝Ｌレベル、インバータ２８の出力
Ｓ２８＝Ｈレベル、インバータ２９の出力Ｓ２９＝Ｌレ
ベル、インバータ３０の出力Ｓ３０＝Ｈレベル、インバ
ータ３１の出力Ｓ３１＝Ｌレベルとなる。
ち上がり後、直ちに、立ち下がるので、これに対応し
て、インバータ２６の出力Ｓ２６＝Ｈレベル、インバー
タ２７の出力Ｓ２７＝Ｌレベル、インバータ２８の出力
Ｓ２８＝Ｈレベル、インバータ２９の出力Ｓ２９＝Ｌレ
ベル、インバータ３０の出力Ｓ３０＝Ｈレベル、インバ
ータ３１の出力Ｓ３１＝Ｌレベルとなる。
【００５２】この場合において、インバータ３０の出力
Ｓ３０がＬレベルにされたとき、インバータ２６の出力
Ｓ２６は、既に、Ｈレベルにあるので、ＮＯＲ回路４１
の出力Ｓ４１＝Ｌレベルが維持される。
Ｓ３０がＬレベルにされたとき、インバータ２６の出力
Ｓ２６は、既に、Ｈレベルにあるので、ＮＯＲ回路４１
の出力Ｓ４１＝Ｌレベルが維持される。
【００５３】換言すれば、この第１実施例においては、
ＡＴＤ信号のパルス幅が図３に示す正常なパルス幅ｔＰ
よりも短い場合には、インバータ３０の出力Ｓ３０がＬ
レベルに変化した時に、インバータ２６の出力Ｓ２６
は、既に、Ｈレベルにあるように、インバータ２６の遅
延時間が設定される。
ＡＴＤ信号のパルス幅が図３に示す正常なパルス幅ｔＰ
よりも短い場合には、インバータ３０の出力Ｓ３０がＬ
レベルに変化した時に、インバータ２６の出力Ｓ２６
は、既に、Ｈレベルにあるように、インバータ２６の遅
延時間が設定される。
【００５４】更に、換言すれば、ＮＯＲ回路４１及びＤ
フリップフロップ回路４２の動作に必要な遅延時間をα
とすると、ＡＴＤ信号のパルス幅が図３に示す遅延時間
ｔＳ＋αよりも短い場合には、インバータ３０の出力Ｓ
３０がＬレベルに変化した時に、インバータ２６の出力
Ｓ２６はＨレベルにあるので、ＮＯＲ回路４１の出力Ｓ
４１＝Ｌレベルを維持することになる。
フリップフロップ回路４２の動作に必要な遅延時間をα
とすると、ＡＴＤ信号のパルス幅が図３に示す遅延時間
ｔＳ＋αよりも短い場合には、インバータ３０の出力Ｓ
３０がＬレベルに変化した時に、インバータ２６の出力
Ｓ２６はＨレベルにあるので、ＮＯＲ回路４１の出力Ｓ
４１＝Ｌレベルを維持することになる。
【００５５】この結果、この場合には、Ｄフリップフロ
ップ回路４２はクリアされず、センスアンプ活性化信号
ＳＥはＨレベル（非活性レベル）を維持することにな
る。
ップ回路４２はクリアされず、センスアンプ活性化信号
ＳＥはＨレベル（非活性レベル）を維持することにな
る。
【００５６】このように、この第１実施例によれば、Ａ
ＴＤ回路からノイズ等によるパルス幅の短い異常なＡＴ
Ｄ信号が出力されたとしても、このＡＴＤ信号のパルス
幅を伸長してなるＬレベル（活性レベル）にあるセンス
アンプ活性化信号ＳＥが出力されることはなく、センス
アンプの誤動作を回避することができる。
ＴＤ回路からノイズ等によるパルス幅の短い異常なＡＴ
Ｄ信号が出力されたとしても、このＡＴＤ信号のパルス
幅を伸長してなるＬレベル（活性レベル）にあるセンス
アンプ活性化信号ＳＥが出力されることはなく、センス
アンプの誤動作を回避することができる。
【００５７】第２実施例・・図５
図５は本発明の第２実施例を示す回路図であり、この第
２実施例においては、ＡＮＤ回路４４が設けられ、ＮＯ
Ｒ回路４１の出力Ｓ４１とＡＴＤ信号とをＡＮＤ処理し
てなる信号Ｓ４４をＤフリップフロップ回路４２のクリ
ア端子ＣＬＲに供給するように構成されており、その他
については、第１実施例と同様に構成されている。
２実施例においては、ＡＮＤ回路４４が設けられ、ＮＯ
Ｒ回路４１の出力Ｓ４１とＡＴＤ信号とをＡＮＤ処理し
てなる信号Ｓ４４をＤフリップフロップ回路４２のクリ
ア端子ＣＬＲに供給するように構成されており、その他
については、第１実施例と同様に構成されている。
【００５８】ここに、第１実施例において、ＡＴＤ回路
からノイズ等に基づくパルス幅の短い異常なＡＴＤ信号
が出力された場合、インバータ２６の立ち上がり時間が
設計値以上に長い場合には、インバータ３０の出力Ｓ３
０がＬレベルにされた時に、インバータ２６の出力Ｓ２
６は、ＮＯＲ回路４１の入力スレッショルド電圧上、未
だ、Ｌレベルにあり、ＮＯＲ回路４１の出力Ｓ４１がＨ
レベルに反転し、Ｄフリップフロップ回路４２がクリア
され、Ｌレベル（活性レベル）にあるセンスアンプ活性
化信号ＳＥが出力されてしまうおそれがある。
からノイズ等に基づくパルス幅の短い異常なＡＴＤ信号
が出力された場合、インバータ２６の立ち上がり時間が
設計値以上に長い場合には、インバータ３０の出力Ｓ３
０がＬレベルにされた時に、インバータ２６の出力Ｓ２
６は、ＮＯＲ回路４１の入力スレッショルド電圧上、未
だ、Ｌレベルにあり、ＮＯＲ回路４１の出力Ｓ４１がＨ
レベルに反転し、Ｄフリップフロップ回路４２がクリア
され、Ｌレベル（活性レベル）にあるセンスアンプ活性
化信号ＳＥが出力されてしまうおそれがある。
【００５９】しかし、この第２実施例においては、ＡＴ
Ｄ信号がＨレベルからＬレベルに立ち下がると、ＡＮＤ
回路４４は非活性とされ、その出力Ｓ４４はＬレベルに
固定されるので、インバータ２６の立ち上がり時間が設
計値以上に長い場合において、ＮＯＲ回路４１の出力Ｓ
４１＝Ｈレベルにされたときも、Ｄフリップフロップ回
路４２はクリアされず、活性レベルにあるセンスアンプ
活性化信号ＳＥが出力されることはない。
Ｄ信号がＨレベルからＬレベルに立ち下がると、ＡＮＤ
回路４４は非活性とされ、その出力Ｓ４４はＬレベルに
固定されるので、インバータ２６の立ち上がり時間が設
計値以上に長い場合において、ＮＯＲ回路４１の出力Ｓ
４１＝Ｈレベルにされたときも、Ｄフリップフロップ回
路４２はクリアされず、活性レベルにあるセンスアンプ
活性化信号ＳＥが出力されることはない。
【００６０】したがって、この第２実施例によれば、Ａ
ＴＤ回路からノイズ等に基づくパルス幅の短い異常なＡ
ＴＤ信号が出力されることによるセンスアンプの誤動作
を第１実施例よりも確実に回避することができる。
ＴＤ回路からノイズ等に基づくパルス幅の短い異常なＡ
ＴＤ信号が出力されることによるセンスアンプの誤動作
を第１実施例よりも確実に回避することができる。
【００６１】第３実施例・・図６
図６は本発明の第３実施例を示す回路図であり、この第
３実施例においては、図５に示す３入力のＮＯＲ回路４
１の代わりに、４入力のＮＯＲ回路４６が設けられてい
る。
３実施例においては、図５に示す３入力のＮＯＲ回路４
１の代わりに、４入力のＮＯＲ回路４６が設けられてい
る。
【００６２】このＮＯＲ回路４６は、第１の入力端をＡ
ＴＤ信号入力端２４に接続され、第２の入力端をインバ
ータ２６の出力端に接続され、第３の入力端をインバー
タ２８の出力端に接続され、第４の入力端をインバータ
３０の出力端に接続されている。
ＴＤ信号入力端２４に接続され、第２の入力端をインバ
ータ２６の出力端に接続され、第３の入力端をインバー
タ２８の出力端に接続され、第４の入力端をインバータ
３０の出力端に接続されている。
【００６３】また、ＡＴＤ信号入力端２４とインバータ
２６との間にインバータ４７が設けられ、ＡＴＤ信号を
反転した信号がインバータ２６に供給されるように構成
されている。その他については、図２に示す第１実施例
と同様に構成されている。
２６との間にインバータ４７が設けられ、ＡＴＤ信号を
反転した信号がインバータ２６に供給されるように構成
されている。その他については、図２に示す第１実施例
と同様に構成されている。
【００６４】この第３実施例においては、遅延回路２５
には、インバータ４７で反転したＡＴＤ信号が供給され
ると共に、ＡＴＤ信号入力端２４がＨレベルの場合、Ｎ
ＯＲ回路４６の出力Ｓ４６＝Ｌレベルに固定される。
には、インバータ４７で反転したＡＴＤ信号が供給され
ると共に、ＡＴＤ信号入力端２４がＨレベルの場合、Ｎ
ＯＲ回路４６の出力Ｓ４６＝Ｌレベルに固定される。
【００６５】したがって、この第３実施例によれば、Ａ
ＴＤ信号がＬレベルの信号である場合について、第２実
施例と同様に、ＡＴＤ回路からノイズ等に基づくパルス
幅の短い異常なＡＴＤ信号が出力されることによるセン
スアンプの誤動作を第１実施例よりも確実に回避するこ
とができる。
ＴＤ信号がＬレベルの信号である場合について、第２実
施例と同様に、ＡＴＤ回路からノイズ等に基づくパルス
幅の短い異常なＡＴＤ信号が出力されることによるセン
スアンプの誤動作を第１実施例よりも確実に回避するこ
とができる。
【００６６】
【発明の効果】以上のように、本発明によれば、入力パ
ルス信号のパルス幅が所定の幅よりも短い場合には、こ
の入力パルス信号のパルス幅を伸長してなる出力パルス
信号を出力しないので、次段回路の誤動作を回避するこ
とができ、これを、例えば、ＳＲＡＭにおいて、ＡＴＤ
信号のパルス幅を伸長してなるセンスアンプ活性化信号
を生成するパルス幅伸長回路に適用する場合には、ＡＴ
Ｄ回路からノイズ等に基づくパルス幅の短い異常なＡＴ
Ｄ信号が出力されることによるセンスアンプの誤動作を
回避することができる。
ルス信号のパルス幅が所定の幅よりも短い場合には、こ
の入力パルス信号のパルス幅を伸長してなる出力パルス
信号を出力しないので、次段回路の誤動作を回避するこ
とができ、これを、例えば、ＳＲＡＭにおいて、ＡＴＤ
信号のパルス幅を伸長してなるセンスアンプ活性化信号
を生成するパルス幅伸長回路に適用する場合には、ＡＴ
Ｄ回路からノイズ等に基づくパルス幅の短い異常なＡＴ
Ｄ信号が出力されることによるセンスアンプの誤動作を
回避することができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】本発明の第１実施例の動作を示す波形図であ
る。
る。
【図４】本発明の第１実施例の動作を示す波形図であ
る。
る。
【図５】本発明の第２実施例を示す回路図である。
【図６】本発明の第３実施例を示す回路図である。
【図７】従来のパルス幅伸長回路の一例を示す回路図で
ある。
ある。
【図８】図７に示すパルス幅伸長回路の動作を示す波形
図である。
図である。
【図９】図７に示すパルス幅伸長回路の動作を示す波形
図である。
図である。
（図１）
２０ 遅延回路
２１ パルス幅検出回路
２２ 出力パルス信号発生回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−230514（ＪＰ，Ａ)
特開 平５−242676（ＪＰ，Ａ)
特開 平１−190118（ＪＰ，Ａ)
特開 平５−314777（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/00 - 5/26
Claims (3)
- 【請求項１】Ｈレベルからなるアドレス遷移検出信号が
印加されるアドレス遷移検出信号入力端と、 入力スレッショルド電圧を比較的低く設定され、かつ、
出力信号の立ち上がり時間を比較的大きく設定された第
１タイプのインバータと、入力スレッショルド電圧を比
較的高く設定された第２タイプのインバータとを、前記
第１タイプのインバータが初段、前記第２タイプのイン
バータが最終段となるように交互に縦列接続し、前記初
段の第１タイプのインバータの入力端を前記アドレス遷
移検出信号入力端に接続した遅延回路と、 該遅延回路内の全ての第１タイプのインバータの出力を
ＮＯＲ処理するＮＯＲ回路と、 クロック入力端子を前記遅延回路の出力端に接続し、ク
リア端子を前記ＮＯＲ回路の出力端に接続し、データ入
力端子を電源線に接続し、正相出力端子にセンスアンプ
活性化信号を得るようにされたネガティブエッジ型のＤ
フリップフロップ回路を有する ことを特徴とするパルス
幅伸張回路。 - 【請求項２】Ｈレベルからなるアドレス遷移検出信号が
印加されるアドレス遷移検出信号入力端と、 入力スレッショルド電圧を比較的低く設定され、かつ、
出力信号の立ち上がり時間を比較的大きく設定された第
１タイプのインバータと、入力スレッショルド電圧を比
較的高く設定された第２タイプのインバータとを、前記
第１タイプのインバータが初段、前記第２タイプのイン
バータが最終段となるように交互に縦列接続し、前記初
段の第１タイプのインバータの入力端を前記アドレス遷
移検出信号入力端に接続した遅延回路と、 該遅延回路内の全ての第１タイプのインバータの出力を
ＮＯＲ処理するＮＯＲ回路と、 一方の入力端を前記アドレス遷移検出信号入力端に接続
し、他方の入力端を前記ＮＯＲ回路の出力端に接続した
ＡＮＤ回路と、 クロック入力端子を前記遅延回路の出力端に接続し、ク
リア端子を前記ＡＮＤ回路の出力端に接続し、データ入
力端子を電源線に接続し、正相出力端子にセンスアンプ
活性化信号を得るようにされたネガティブエッジ型のＤ
フリップフロップ回路を有する ことを特徴とするパルス
幅伸張回路。 - 【請求項３】Ｌレベルからなるアドレス遷移検出信号が
印加されるアドレス遷移検出信号入力端と、 入力端を前記アドレス遷移検出信号入力端に接続した反
転回路と、 入力スレッショルド電圧を比較的低く設定され、かつ、
出力信号の立ち上がり時間を比較的大きく設定された第
１タイプのインバータと、入力スレッショルド電圧を比
較的高く設定された第２タイプのインバータとを、前記
第１タイプのインバータが初段、前記第２タイプのイン
バータが最終段となるように交互に縦列接続し、前記初
段の第１タイプのインバータの入力端を前記反転回路の
出力端に接続した遅延回路と、 前記アドレス遷移検出信号と、前記遅延回路内の全ての
第１タイプのインバータの出力とをＮＯＲ処理するＮＯ
Ｒ回路と、 クロック入力端子を前記遅延回路の出力端に接続し、ク
リア端子を前記ＮＯＲ回路の出力端に接続し、データ入
力端子を電源線に接続し、正相出力端子にセンスアンプ
活性化信号を得るようにされたネガティブエッジ型のＤ
フリップフロップ回路を有する ことを特徴とするパルス
幅伸張回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16496094A JP3444975B2 (ja) | 1994-07-18 | 1994-07-18 | パルス幅伸長回路 |
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