KR19990042335A

KR19990042335A - 펄스폭 조정회로

Info

Publication number: KR19990042335A
Application number: KR1019970063104A
Authority: KR
Inventors: 이수성
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1997-11-26
Filing date: 1997-11-26
Publication date: 1999-06-15

Abstract

본 발명은 펄스폭 조정회로에 관한 것으로, 종래에는 펄스폭 조정회로를 다층회로기판에 구현해야 하므로 게이트 어레이와 같은 ASIC제품에는 적용이 불가능하고 또한 회로의 구성이 복잡하여 구현하는 데 어려운 문제점이 있었다. 따라서, 본 발명은 시스템에 에러가 발생하거나 초기에 리셋신호가 걸리면 그에 대한 펄스신호를 발생하는 조합부와; 상기 조합부로부터 펄스신호를 입력받아 이 펄스신호가 적절한 펄스폭을 가졌는 지를 판단하는 펄스폭인지부와; 상기 펄스폭인지부로부터 펄스신호를 입력받아 이를 적절한 펄스폭으로 조정하는 펄스폭조정부와; 상기 펄스폭인지부 및 펄스폭조정부로부터 펄스신호를 입력받아 그에 따른 펄스폭만큼의 클리어신호를 발생하여 메모리를 클리어시키는 메모리셀로 구성하여 사용자가 메탈 라운팅만으로 사용자가 원하는 펄스폭만큼의 출력값을 쉽게 구현함과 아울러 적절하게 연장된 펄스폭을 가진 펄스신호를 구현할 수 있는 효과가 있다.

Description

펄스폭 조정회로

본 발명은 펄스폭 조정회로에 관한 것으로, 특히 펄스폭을 사용자가 원하는 길이만큼 조정할 수 있도록 한 펄스폭 조정회로에 관한 것이다.

종래 펄스폭 조정회로는 능동소자와 수동소자를 다층회로기판을 사용하여 구성되며, 이와같은 종래 펄스폭조정회로는 전원이 인가된 후에 주기적으로 들어오는 입력신호를 입력받아 이를 소정 처리하여 펄스신호를 발생한다.

이때, 상기 펄스신호를 피드백으로 입력받아 이 피드백신호에 의해 외부로 출력되는 펄스신호의 펄스폭을 제어한다.

즉, 펄스폭 조정회로는 주기적으로 들어오는 입력신호를 피드백된 펄스신호의 제어헤 의해 소정처리하여 펄스신호를 출력한다.

그러나, 상기와 같은 종래 회로는 펄스폭 조정회로를 다층회로기판에 구현해야 하므로 게이트 어레이와 같은 ASIC제품에는 적용이 불가능하고 또한 회로의 구성이 복잡하여 구현하는 데 어려운 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 회로 구현이 간단하여 칩의 면적을 소형화할 수 있으며 또한 사용자가 원하는 펄스폭을 가진 펄스신호를 손쉽게 얻을 수 있도록 한 펄스폭 조정회로를 제공함에 그 목적이 있다.

도 1은 본 발명 펄스폭 조정회로의 구성을 보인 블록도.

도 2는 도 1에 있어서, 펄스폭 조정부의 일실시예의 구성을 보인 회로도.

도 3은 도 2에 있어서의 타이밍도.

도 4는 도 1에 있어서, 펄스폭 조정부의 일실시예의 구성을 보인 회로도.

도 5는 도 1에 있어서, 펄스폭 조정부의 일실시예의 구성을 보인 회로도.

*도면의 주요부분에 대한 부호의 설명*

10:조합부 11:펄스폭감지부

12:펄스폭조정부 13:메모리셀

상기와 같은 목적은 시스템에 에러가 발생하거나 초기에 리셋신호가 걸리면 그에 대한 펄스신호를 발생하는 조합부와; 상기 조합부로부터 펄스신호를 입력받아 이 펄스신호가 적절한 펄스폭을 가졌는 지를 감지하는 펄스폭감지부와; 상기 펄스폭감지부로부터 펄스신호를 입력받아 이를 적절한 펄스폭으로 조정하는 펄스폭조정부와; 상기 펄스폭감지부 및 펄스폭조정부로부터 펄스신호를 입력받아 그에 따른 펄스폭만큼의 클리어신호를 발생하여 메모리를 클리어시키는 메모리셀로 구성함으로써 달성되는 것으로, 이와같은 본 발명을 설명한다.

도1은 본 발명 펄스폭 조정회로의 일실시예의 구성을 보인 블록도로서, 이에 도시한 바와같이 시스템에 에러가 발생하거나 초기에 리셋신호가 걸리면 그에 대한 펄스신호를 발생하는 조합부(10)와; 상기 조합부(10)로부터 펄스신호를 입력받아 이 펄스신호가 적절한 펄스폭을 가졌는 지를 감지하는 펄스폭감지부(11)와; 상기 펄스폭감지부(11)로부터 펄스신호를 입력받아 이를 적절한 펄스폭으로 조정하는 펄스폭조정부(12)와; 상기 펄스폭감지부(11) 및 펄스폭조정부(12)로부터 펄스신호를 입력받아 그에 따른 펄스폭 만큼의 클리어신호를 발생하여 메모리를 클리어시키는 메모리셀(13)로 구성한다.

도2는 상기 펄스폭조정부(12)의 일실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 펄스신호(S1)를 입력받아 소정시간 지연하는 제1 지연부(20)와; 상기 제1 지연부(20)의 지연신호(S2)를 입력받아 이를 다시 소정시간 지연하는 제2 지연부(21)와; 상기 펄스신호(S1)와 상기 제1,제2 지연부(20),(21)의 지연신호(S2),(S3)를 각기 입력받아 이를 오아 연산하는 오아게이트(OR20)로 구성하며, 이와같이 구성한 본 발명의 일실시예의 동작을 도3의 타이밍도를 참조하여 설명하면 다음과 같다.

먼저, 조합부(10)는 시스템의 초기화 또는 에러발생시 펄스신호를 발생하고, 펄스폭감지부(11)는 상기 조합부(10)로부터 펄스신호를 입력받아 이 펄스신호의 펄스폭을 감지한다.

여기서, 상기 펄스폭감지부(11)는 상기 조합부(10)의 펄스신호가 메모리를 클리어 시키기에 적합한 펄스폭을 가지면 이 펄스신호를 그대로 메모리셀(13)에 입력하며, 이에따라 상기 메모리셀(13)은 상기 펄스신호의 펄스폭에 해당되는 클리어신호를 발생하여 메모리를 클리어 시킨다.

한편, 상기 펄스폭감지부(11)는 상기 조합부(10)의 펄스신호가 메모리를 클리어 시키기에 적합하지 않은 펄스폭을 가지면 펄스폭조정부(12)는 상기 펄스폭감지부(11)의 펄스신호를 입력받아 이를 사용자가 원하는 펄스폭으로 조정하여 출력하며, 이에따라 메모리셀(13)은 상기 펄스폭조정부(12)의 펄스신호를 입력받아 그에 해당되는 클리어신호를 발생하여 메모리를 클리어시킨다.

이때, 도2와 같이 구성한 펄스폭조정부(12)의 동작을 설명하면, 먼저 제1 지연부(20)는 도2의 (a)와 같은 신호(S1)를 입력받아 이를 소정시간 지연하여 도2의 (b)와 같은 신호(S2)를 출력하며, 제2 지연부(21)는 상기 도2의 (b)와 같은 신호(S2)를 입력받아 이를 다시 소정시간 지연하여 도2의 (c)와 같은 신호(S3)를 출력한다.

이때, 오아게이트(OR20)는 상기 도2의 (a)와 같은 신호(S1)와 제1 지연부(20)의 도2의 (b)와 같은 신호(S2) 및 제2 지연부(21)의 도2의 (c)와 같은 신호(S3)를 입력받아 이를 오아 연산하여 도2의 (d)와 같은 신호(S4)를 출력한다.

즉, 처음 입력한 펄스신호(S1)에 제1,제2 지연부(20),(21)에서 지연된 신호(S2),(S3)를 더한 만큼 지연된 신호(S4)가 출력되게 된다.

도4는 본 발명 펄스폭조정회로의 펄스폭조정부(12)에 대한 다른 실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 펄스신호를 입력받아 이를 소정시간 지연하는 제1 지연부(40)와; 상기 제1 지연부(40)의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제2 지연부(41)와; 상기 제2 지연부(41)의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제3 지연부(42)와; 상기 펄스신호와 제1,제2,제3 지연부(40),(41),(42)의 지연신호를 입력받아 이를 오아연산하는 제1 오아게이트(OR40)와; 펄스신호를 입력받아 이를 소정시간 지연하는 제4 지연부(43)와; 상기 제4 지연부(43)의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제5 지연부(44)와; 상기 제5 지연부(44)의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제6 지연부(45)와; 상기 펄스신호와 제4,제5,제6 지연부(43),(44),(45)의 지연신호를 입력받아 이를 오아 연산하는 제2 오아게이트(OR41)와; 상기 제2 오아게이트(OR41)의 연산신호를 입력받아 이를 소정시간 지연하는 제7 지연부(46)와; 상기 제1 오아게이트(OR40)의 연산신호와 상기 제7 지연부(46)의 지연신호를 입력받아 이를 오아 연산하는 제3 오아게이트(OR42)로 구성하며, 기본적인 동작은 상기 도2와 동일하며 다만 지연부(40~46)와 오아에이트(OR40~OR42)의 수를 늘림으로써 연장된 펄스폭을 가진 펄스신호를 출력한다.

도5는 본 발명 펄스폭조정회로의 펄스폭조정부(12)에 대한 다른 실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 펄스신호를 입력받아 이를 소정시간 지연하는 제1 지연부(50)와; 상기 제1 지연부(50)의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제2 지연부(51)와; 상기 제2 지연부(51)의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제3 지연부(52)와; 상기 펄스신호와 제1,제2,제3 지연부(50),(51),(52)의 지연신호를 입력받아 이를 오아연산하는 제1 오아게이트(OR50)와; 상기 제1 오아게이트(OR50)의 연산신호를 입력받아 이를 소정시간 지연하는 제4 지연부(53)와; 상기 제4 지연부(53)의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제5 지연부(54)와; 상기 제5 지연부(54)의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제6 지연부(55)와; 상기 제1 오아게이트(OR50)의 연산신호와 제4,제5,제6 지연부(53),(54),(55)의 지연신호를 입력받아 이를 오아 연산하는 제2 오아게이트(OR51)와; 상기 제2 오아게이트(OR51)의 연산신호를 입력받아 이를 소정시간 지연하는 제7 지연부(56)와; 상기 제1 오아게이트(OR50)의 연산신호와 상기 제7 지연부(56)의 지연신호를 입력받아 이를 오아 연산하는 제3 오아게이트(OR52)로 구성하며, 기본적인 동작은 도2와 동일하며,다만 제1 오아게이트(OR50)의 연산신호를 제2 오아게이트(OR51)의 입력신호로 피이드백함으로써 적절하게 연장된 펄스폭을 가진 펄스신호를 출력한다.

이상에서 상세히 설명한 바와같이 본 발명은 사용자가 메탈 라운팅만으로 사용자가 원하는 펄스폭만큼의 출력값을 쉽게 구현함과 아울러 적절하게 연장된 펄스폭을 가진 펄스신호를 구현할 수 있는 효과가 있다.

Claims

시스템에 에러가 발생하거나 초기에 리셋신호가 걸리면 그에 대한 펄스신호를 발생하는 조합부와; 상기 조합부로부터 펄스신호를 입력받아 이 펄스신호가 적절한 펄스폭을 가졌는 지를 감지하는 펄스폭감지부와; 상기 펄스폭감지부로부터 펄스신호를 입력받아 이를 적절한 펄스폭으로 조정하는 펄스폭조정부와; 상기 펄스폭감지부 및 펄스폭조정부로부터 펄스신호를 입력받아 그에 따른 펄스폭만큼의 클리어신호를 발생하여 메모리를 클리어시키는 메모리셀로 구성하는 것을 특징으로 하는 펄스폭 조정회로.
제1항에 있어서, 펄스폭조정부는 펄스신호를 입력받아 소정시간 지연하는 제1 지연부와; 상기 제1 지연부의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제2 지연부와; 상기 펄스신호와 상기 제1,제2 지연부의 지연신호를 각기 입력받아 이를 오아 연산하는 오아게이트로 구성한 것을 특징으로 하는 펄스폭 조정회로.
제1항에 있어서, 펄스폭조정부는 펄스신호를 입력받아 이를 소정시간 지연하는 제1 지연부와; 상기 제1 지연부의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제2 지연부와; 상기 제2 지연부의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제3 지연부와; 상기 펄스신호와 제1,제2,제3 지연부의 지연신호를 입력받아 이를 오아연산하는 제1 오아게이트와; 펄스신호를 입력받아 이를 소정시간 지연하는 제4 지연부와; 상기 제4 지연부의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제5 지연부와; 상기 제5 지연부의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제6 지연부와; 상기 펄스신호와 제4,제5,제6 지연부의 지연신호를 입력받아 이를 오아 연산하는 제2 오아게이트와; 상기 제2 오아게이트의 연산신호를 입력받아 이를 소정시간 지연하는 제7 지연부와; 상기 제1 오아게이트의 연산신호와 상기 제7 지연부의 지연신호를 입력받아 이를 오아 연산하는 제3 오아게이트로 구성한 것을 특징으로 하는 펄스폭 조정회로.
제1항에 있어서, 펄스폭조정부는 펄스신호를 입력받아 이를 소정시간 지연하는 제1 지연부와; 상기 제1 지연부의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제2 지연부와; 상기 제2 지연부의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제3 지연부와; 상기 펄스신호와 제1,제2,제3 지연부의 지연신호를 입력받아 이를 오아연산하는 제1 오아게이트와; 상기 제1 오아게이트의 연산신호를 입력받아 이를 소정시간 지연하는 제4 지연부와; 상기 제4 지연부의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제5 지연부와; 상기 제5 지연부의 지연신호를 입력받아 이를 다시 소정시간 지연하는 제6 지연부와; 상기 제1 오아게이트의 연산신호와 제4,제5,제6 지연부의 지연신호를 입력받아 이를 오아 연산하는 제2 오아게이트와; 상기 제2 오아게이트의 연산신호를 입력받아 이를 소정시간 지연하는 제7 지연부와; 상기 제1 오아게이트의 연산신호와 상기 제7 지연부의 지연신호를 입력받아 이를 오아 연산하는 제3 오아게이트로 구성한 것을 특징으로 하는 펄스폭 조정회로.