KR100486552B1 - 디지털 시스템의 비동기 리셋 회로 - Google Patents

Abstract

본 발명은 디지털 시스템의 비동기 리셋 회로에 관한 것으로, 종래에는 각각의 디지털 칩에 리셋 신호를 공급하기 위해 클럭 및 데이터 라인을 배정해야 하는데 클럭 신호가 많게 되면 고주파 성분이 방사될 수가 있으므로 전자장 장애에 불리해지는 문제점이 있었다. 이러한 문제점을 감안한 본 발명은 초기 전원의 입력에 의해 리셋 명령을 출력하는 메인칩과; 상기 메인칩으로부터 출력되는 리셋 명령을 순차적으로 지연시켜 순차 지연된 리셋 신호를 각각 출력하는 다수의 지연회로와; 상기 다수의 지연회로와 각각 연결되어 이 지연회로로부터 전달되는 리셋 신호에 의해 초기화되는 다수의 디지털 칩으로 구성되어 다수의 지연 회로를 이용하여 하나의 리셋 명령을 서로 다르게 시간 지연된 다수의 리셋 신호를 발생시켜 다수의 디지털 칩에 순차 출력함으로써 메인칩, 다수의 디지털 칩으로 구성된 장치에 비동기 리셋 회로를 제공하는 효과가 있다.

Description

디지털 시스템의 비동기 리셋 회로{ASYNCHRONOUS RESET CIRCUIT FOR DIGITAL SYSTEM}

본 발명은 디지털 시스템의 비동기 리셋 회로에 관한 것으로, 특히 디지털 시스템에서 전원이 인가될 때 보드 내에 있는 디지털 칩에 리셋 신호를 제공할 수 있게 한 디지털 시스템의 비동기 리셋 회로에 관한 것이다.

일반적으로 디지털 시스템은 처음 전원이 인가되면 보드 내에 있는 디지털 칩의 레지스터 값이 불규칙하게 들어 있으므로 오동작을 막기 위해 리셋 회로를 내장하고 있다. 이때, 보드 내의 메인칩에서 각 디지털 칩에 리셋 명령을 내리게 된다.

도 1은 종래 디지털 시스템의 동기 리셋 회로를 보인 블록도로서, 이에 도시된 바와 같이 처음 전원이 인가되면 보드 내의 디지털 칩에 리셋 명령을 내리는 메인칩(2)과; 상기 메인칩(2)으로부터 출력되는 리셋 명령을 입력받아 동작 가능한 상태로 초기화하는 다수의 디지털 칩(1, 3)으로 구성된다.

디지털 시스템에 전원이 인가되면 메인칩(2)은 보드 내의 디지털 칩(1, 3)에 리셋 명령을 내린다. 즉, 메인칩(2)은 각 디지털 칩의 상태를 리셋 상태로 유지하고 있다가 리셋 명령을 클럭에 맞추어서 전송한다.

디지털 칩(1, 3)은 상기 메인칩(2)으로부터 출력되는 리셋 명령을 입력받아 동작 가능한 상태로 초기화한다.

그러나, 상기와 같은 종래 기술에 있어서, 인쇄회로기판 설계시 각각의 디지털 칩에 클럭 및 데이터 라인을 배정해야 하는데 클럭 라인은 되도록 짧게 설계되어야 한다. 이는 클럭 신호가 많게 되면 고주파 성분이 방사될 수가 있기 때문이다. 따라서, 전자장 장애에 불리해지는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 감안하여 창안한 것으로, 클럭 신호를 사용하지 않고 데이터 라인만 사용하여 각 디지털 칩에 리셋을 풀 수 있는 데이터를 직렬로 전송할 수 있도록 한 디지털 시스템의 비동기 리셋 회로를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, 초기 전원의 입력에 의해 리셋 명령을 출력하는 메인칩과; 상기 메인칩으로부터 출력되는 리셋 명령을 순차적으로 지연시켜 순차 지연된 리셋 신호를 각각 출력하는 다수의 지연회로와; 상기 다수의 지연회로와 각각 연결되어 이 지연회로로부터 전달되는 리셋 신호에 의해 초기화되는 다수의 디지털 칩으로 구성한 것을 특징으로 한다.

이하, 본 발명에 따른 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 디지털 시스템의 비동기 리셋 회로를 보인 블록도로서, 이에 도시된 바와 같이 초기 전원의 입력에 의해 리셋 명령을 출력하는 메인칩(21)과; 상기 메인칩(21)으로부터 출력되는 리셋 명령을 순차적으로 지연시켜 순차 지연된 리셋 신호를 각각 출력하는 다수의 지연회로와; 상기 다수의 지연회로와 각각 연결되어 이 지연회로로부터 전달되는 리셋 신호에 의해 초기화되는 다수의 디지털 칩(22~24)으로 구성된다.

초기 전원이 입력되면 메인칩(21)은 리셋 데이터 라인을 로우로 유지한다. 이후, 메인칩(21)에서 각 블록들이 동작을 시작하면 각 해당 디지털 칩을 동작시키기 위해서 리셋 상태에서 동작 상태로 전이하라는 명령을 출력한다. 이를 위해 메인칩(21)은 리셋 데이터 라인을 하이로 세팅한다.

이때, 각각의 디지털 칩(22~24)들은 동시에 리셋 상태에서 동작 상태로 전이하면 안되고 순차적으로 리셋이 풀려야 한다.

리셋 신호의 상승 에지를 조정하여 각 디지털 칩(22~24)의 리셋을 풀리게 하는데 이 리셋 신호를 직렬로 전송하여 단 한 번의 리셋 신호 출력을 이용하여 전체 나머지 디지털 칩의 리셋을 풀 수가 있다.

리셋을 푸는 순서는 저역 통과 필터 즉, 저항과 커패시터를 이용하여 신호의 상승 에지의 타이밍을 조절하여 리셋이 풀리는 순서를 조정할 수 있다.

먼저, 저역 통과 필터의 입력과 출력에 대한 전달 함수는 1/(1+RCS)이다. R은 저역 통과 필터의 저항 값이고, C는 저역 통과 필터의 커패시터 값이다.

제1칩이 t=0에서 리셋이 풀릴 때, 제2칩의 리셋이 풀리는 시간을 계산하면 다음과 같다.

R1과 C1으로 구성된 지연회로의 입력을 단위 계단파 입력으로 가정하고 그 크기를 a로 가정하자. 그리고, 제2칩에서 리셋 신호를 인지하는 크기로 a/2로 가정하자.

상기 조건에 의해 제2칩의 리셋이 풀리는 시간은 t=R1C1ln2로 계산된다.

상기와 같은 방법으로 제3칩의 리셋이 풀리는 시간을 계산하면 다음과 같다. 계산의 편리를 위해 R1=R2, C1=C2로 가정하고 제3칩에서 리셋 신호를 인지하는 크기로 a/2로 가정하자.

상기 조건에 의해 제3칩의 리셋이 풀리는 시간은 t=R1C1ln4로 계산된다.

이와 같은 방법으로 순차적으로 n개의 지연회로인 로우 패스 필터를 거쳐 n번째 디지털 칩의 리셋이 풀리는 시간은 t=R1C1ln(2(n-1))임을 알 수 있다.

따라서, 리셋을 푸는 순서는 저항과 커패시터의 값을 조절하여 리셋 신호의 상승 에지의 타이밍을 조절하여 리셋이 풀리는 순서를 조절할 수 있다.

이상에서 상세히 설명한 바와 같이, 본 발명은 다수의 지연 회로를 이용하여 하나의 리셋 명령을 서로 다르게 시간 지연된 다수의 리셋 신호를 발생시켜 다수의 디지털 칩에 순차 출력함으로써 메인칩, 다수의 디지털 칩으로 구성된 장치에 비동기 리셋 회로를 제공하는 효과가 있다.

또한, 리셋 신호의 타이밍을 결정하는 클럭 신호를 사용하지 않고 데이터 라인을 통해 리셋 신호를 전달하여 클럭 신호의 고주파 방사를 감소시켜 전자장 장애에 강해지는 효과가 있다.

도 1은 종래 디지털 시스템의 동기 리셋 회로를 보인 블록도.

도 2는 본 발명에 따른 디지털 시스템의 비동기 리셋 회로를 보인 블록도.

**도면의 주요부분에 대한 부호의 설명**

20 : 디지털 시스템 21 : 메인칩

22 : 제1칩

Claims (1)

1. 초기 전원의 입력에 의해 리셋 명령을 출력하는 메인칩과;

   상기 메인칩으로부터 출력되는 리셋 명령을 순차적으로 지연시켜 순차 지연된 리셋 신호를 각각 출력하는 다수의 지연회로와;

   상기 다수의 지연회로와 각각 연결되어 이 지연회로로부터 전달되는 리셋 신호에 의해 초기화되는 다수의 디지털 칩으로 구성된 것을 특징으로 하는 디지털 시스템의 비동기 리셋 회로.