KR100244430B1 - 반도체 칩의 테스트 회로 - Google Patents

반도체 칩의 테스트 회로 Download PDF

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Abstract

본 발명은 외부로부터 입력되는 테스트 및 동작 모드 신호에 따라 칩의 동작 및 테스트를 서로 변환시켜 수행할 수 있는 반도체 칩의 테스트 회로에 관한 것으로서, 제1 입력단을 통해 입력된 테스트 클럭신호에 의해 제2 입력단을 통해 입력된 동작/테스트 모드신호를 지연시키기 위한 지연부; 테스트 클럭신호에 따라 동작/테스트 클럭신호를 동작 클럭신호에 동기시키기 위한 제 1 동기수단; 제 3 입력단을 통해 입력된 동작 클럭신호에 의해 테스트 클럭신호를 동작 클럭신호에 동기시키기 위한 제 1 동기수단; 제 3 입력단을 통해 입력된 동작 클럭신호에 의해 테스트 클럭신호를 동작 클럭신호에 동기시키기 위한 제 2 동기수단; 및 선택단자로 입력된 제 2 동기수단의 출력신호에 의해 일입력단자로 입력된 동작 클럭신호 및 제 1 동기수단을 통해 타입력단자로 입력된 테tm트 클럭신호를 선택하여 출력단자를 통해 제 1 출력단으로 각각 출력하기 위한 제 1 및 제 2 멀티플렉서를 포함한다.

Description

반도체 칩의 테스트 회로{Test of semiconductor chip}
본 발명은 반도체 칩의 테스트 회로에 관한 것으로서, 특히 외부로부터 입력되는 테스트 및 동작 모드 신호에 따라 칩의 동작 및 테스트를 서로 변환시켜 수행할 수 있는 반도체 칩의 테스트 회로에 관한 것이다.
일반적으로, 칩의 테스트 회로는 1990년 IEEE std. 1149. 1에 의해 제정된 표준 테스트 방식에 따라 여러 가지로 다양하게 제안되어 왔다. 이러한 테스트 회로 중 가장 많이 사용되고 있는 방식으로는 바운더리 스캔(boundary scan) 방식이 있는데, 이 방식은 테스트 제어신호와 데이터 신호가 TTL, CMOS 등의 다른 방식의 제조 칩과도 호환성을 갖게 하는 의도를 갖고 있다. 바운더리 스캔 방식에 의해 테스트 중일 경우에는 동작 클럭신호의 정상 펄스보다는 별도의 테스트 클럭에 의해 조정된다. 그러므로, 정상 동작 상태에서 테스트 상태로 들어서게 되거나 그 반대의 경우 클럭의 소오스를 동작 클럭에서 테스트 클럭으로 혹은 그 반대로 변환이 가능하도록 회로를 설계하여야 한다.
그러나, 상기와 같은 종래의 테스트 회로의 경우, 칩의 테스트 상태에서 있는 회로가 동작 클럭에서 테스트 클럭으로 변환하게 되면 문제가 발생하게 되는데, 이러한 클럭신호의 변환은 외부 제어 신호에 의해 결정되는데 만약에 이러한 제어신호가 동작 클럭과 동기를 이루고 있지 못한다면 원하지 않는 클럭 펄스가 발생할 가능성이 있으므로 회로의 불확실하거나 잘못된 결과를 얻을 수 있는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 테스트 및 동작 모드 신호에 응답하여 칩의 동작 클럭신호와 테스트 클럭신호를 안정되게 서로 변환시켜, 테스트 비용을 절감할 수 있는 반도체 칩의 테스트 회로를 제공하는데 그 목적이 있다.
도 1은 본 발명의 일실시예에 따른 반도체 칩의 테스트 회로도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 지연부
20 : 제 1 동기부
30 : 제 2 동기부
40, 50 : 멀티플렉서
이와 같은 목적을 달성하기 위한 본 발명의 반도체 칩의 테스트 회로는, 테스트 클럭신호에 응답하여 칩의 정상 동작 또는 테스트 동작 모드를 알리는 동작/테스트 모드신호를 지연 및 안정화시키기 위한 지연 및 안정화 수단; 상기 테스트 클럭신호를 상기 지연 및 안정화 수단으로부터 출력되는 지연된 상기 동작/테스트 클럭신호에 동기시키기 위한 제 1 동기 수단; 상기 동작/테스트 모드신호를 칩의 동작 클럭신호에 동기시키기 위한 제 2 동기 수단; 및 상기 제 2 동기 수단으로부터 출력되는 상기 동작 클럭신호에 동기된 동작/테스트 모드신호에 응답하여 상기 동작 클럭신호 및 상기 제 1 동기 수단으로부터 출력되는 동기된 상기 테스트 클럭신호 중 하나를 선택하여 내부 클럭으로 각각 출력하기 위한 다수의 선택 수단을 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 칩의 테스트 회로도로서, 도면에 도시된 바와 같이 본 발명의 반도체 칩의 테스트 회로는, 입력단(IN2)을 통해 입력된 테스트 클럭신호(TCLK)에 응답하여 입력단(IN3)을 통해 입력된 동작/테스트 모드신호(S/TMD)를 지연 및 안정화시키기 위한 지연부(10)와, 테스트 클럭신호(TCLK)를 상기 지연부(10)로부터 출력되는 지연된 동작/테스트 클럭신호(S/TMD)에 동기시키기 위한 제 1 동기부(20)과, 상기 동작/테스트 모드신호(S/TMD)를 입력단(IN1)을 통해 입력된 동작 클럭신호(SCLK)에 동기시키기 위한 제 2 동기부(30)와, 제 2 동기부(30)로부터 출력되는 동작 클럭신호(SCLK)에 동기된 동작/테스트 모드신호(S/TMD)를 선택단자(SL)로 입력받아 그에 응답하여 동작 클럭신호(SCLK) 및 상기 제 1 동기부(20)로부터 출력되는 동기된 테스트 클럭신호(TCLK) 중 하나를 선택하여 출력단자(X)를 통해 내부 클럭(ICLK)으로 각각 출력하기 위한 다수의 멀티플렉서(40, 50)로 이루어진다.
구체적으로, 지연부(10)는 테스트 클럭신호(TCLK)를 입력받아 반전하는 인버터(IV11)와, 인버터(IV11)를 통해 반전된 테스트 클럭신호(/TCLK)에 응답하여 동작/테스트 모드신호(S/TMD)를 지연시키기 위한 2개의 D 플립플롭(DFF, 11-1, 11-2)을 구비한 회로부(11)와, 동작/테스트 모드신호(S/TMD)와 회로부(11)로부터 출력되는 지연된 동작/테스트 모드신호(S/TMD)를 입력받아 신호를 안정화시키는 배타적부정논리합 게이트(12-1)를 구비한 안정화부(12)로 이루어지며, D 플립플롭(11-1)은 클럭단자(CLK)가 인버터(IV11)의 출력단에 연결되고, 입력단자(D)가 입력단(IN3)에 연결되며, D 플립플롭(11-2)은 클럭단자(CLK)가 인버터(IV11)의 출력단에 연결되고, 입력단자(D)가 D 플립플롭(11-1)의 출력단자(Q)에 연결된다.
그리고, 제 1 동기부(20)는 입력단(IN2)을 통해 인가되는 테스트 클럭신호(TCLK)와 배타적부정논리합 게이트(12-1)로부터 출력되는 지연 및 안정화된 동작/테스트 모드신호(S/TMD)를 입력받아 논리곱하기 위한 논리곱 게이트(20-1)로 이루어진다.
또한, 제 2 동기부(30)는 동작 클럭신호(SCLK)를 입력받아 반전하는 인버터(IV21)와, 인버터(IV21)로부터의 반전된 동작 클럭신호(/SCLK)를 클럭단자(CLK)로 입력받고 동작/테스트 모드신호(S/TMD)를 입력단자(D)로 인가받는 D 플립플롭(31-1)과, 클럭단자(CLK)가 인버터(IV21)의 출력단에 연결되고 입력단자(D)가 D 플립플롭(31-1)의 출력단자(Q)에 연결되는 플립플롭(31-2)으로 구성된다.
상기와 같은 구조를 갖는 본 발명의 반도체 칩의 테스트 회로의 동작을 설명하면 다음과 같다.
먼저, 칩을 정상 동작시키기 위하여 "로우" 상태의 동작/테스트 모드신호(S/TMD)가 입력단(IN3)을 통해 입력되면, 제 2 동기부(30)에 구비된 2개의 D 플립플롭(31-1, 31-2)의 클럭단자(CLK)로 반전된 동작 클럭신호(SCLK)가 입력되고, 그에 따라 "로우" 상태의 동작/테스트 모드신호(S/TMD)가 동작 클럭신호(SCLK)의 하강 에지에 동기되어 멀티플렉서(40, 50)의 선택단자(SL)로 각각 입력된다. 계속해서, 다수의 멀티플렉서(40, 50)는 선택단자(SL)로 입력되는 "로우" 상태의 동작/테스트 모드신호(S/TMD)에 의해 칩을 정상 동작시키기 위한 동작 클럭신호(SCLK)를 선택하여 출력단(OUT1, OUTN)으로 내보낸다. 이때, D 플립플롭(31-1, 31-2)로부터 출력되는 동작/테스트 모드신호(S/TMD)는 동작 클럭신호(SCLK)의 하강 에지에서 약간 지연되며, 또한 2개의 D 플립플롭을 직렬로 연결함으로써 동작 클럭신호(SCLK)에서 테스트 클럭신호(TCLK)로 변환되거나 그 반대의 경우에 순간적으로 발생할 수 있는 원치않는 쇼트 펄스(short pulse)가 다음의 하강 에지에서 없어지게 된다.
다음으로, 칩을 테스트하기 위하여 "하이" 상태의 동작/테스트 모드신호(S/TMD)가 입력단(IN3)을 통해 인가되면, 지연부(10)에 구비된 2개의 D 플립플롭(11-1, 11-2)의 클럭단자(CLK)로 반전된 테스트 클럭신호(TCLK)가 입력되고, 그에 따라 "하이" 상태의 동작/테스트 모드신호(S/TMD)가 테스트 클럭신호(TCLK)에 응답하여 배타적 부정논리합 게이트(12-1)에 의해 같은 값으로 안정화될 때까지 지연된다. 그리고, 테스트 클럭신호(TCLK)는 논리곱 게이트(20)를 통해 배타적 부정논리합 게이트(12-1)로부터 안정 및 지연된 동작/테스트 클럭신호(S/TMD)에 동기되어 멀티플렉서(40, 50)의 데이터단자(B)로 입력된다. 그와 동시에, 제 2 동기부(30)에 구비된 2개의 D 플립플롭(31-1, 31-2)의 클럭단자(CLK)로 반전된 동작 클럭신호(SCLK)가 입력되고, 그에 따라 "하이" 상태의 동작/테스트 모드신호(S/TMD)가 동작 클럭신호(SCLK)의 하강 에지에 동기되어 멀티플렉서(40, 50)의 선택단자(SL)로 각각 입력된다. 계속해서, 다수의 멀티플렉서(40, 50)는 선택단자(SL)로 입력되는 "하이" 상태의 동작/테스트 모드신호(S/TMD)에 의해 칩을 테스트하기 위한 테스트 클럭신호(TCLK)를 선택하여 출력단(OUT1, OUTN)으로 내보내게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이, 본 발명의 반도체 칩의 테스트 회로는, 클럭 소오스를 변환시키는 내부 제어신호를 외부로부터 입력되는 동작 클럭신호에 동기화하므로써, 칩의 동작상태에서 테스트 모드로 변환하거나 그 반대의 경우 발생할 수 있는 원하지 않는 클럭펄스로 인하여 발생될 수 있는 문제점을 해결 할 수 있는 효과를 제공한다.

Claims (4)

  1. 테스트 클럭신호에 응답하여 칩의 정상 동작 또는 테스트 동작 모드를 알리는 동작/테스트 모드신호를 지연 및 안정화시키기 위한 지연 및 안정화 수단;
    상기 테스트 클럭신호를 상기 지연 및 안정화 수단으로부터 출력되는 지연된 상기 동작/테스트 클럭신호에 동기시키기 위한 제 1 동기 수단;
    상기 동작/테스트 모드신호를 칩의 동작 클럭신호에 동기시키기 위한 제 2 동기 수단; 및
    상기 제 2 동기 수단으로부터 출력되는 상기 동작 클럭신호에 동기된 동작/테스트 모드신호에 응답하여 상기 동작 클럭신호 및 상기 제 1 동기 수단으로부터 출력되는 동기된 상기 테스트 클럭신호 중 하나를 선택하여 내부 클럭으로 각각 출력하기 위한 다수의 선택 수단
    을 포함하여 이루어지는 반도체 칩의 테스트 회로.
  2. 제 1 항에 있어서, 상기 지연 및 안정화 수단은,
    상기 테스트 클럭신호에 응답하여 상기 동작/테스트 모드신호를 지연시키기 위한 지연 회로부; 및
    상기 동작/테스트 모드신호와 상기 지연 회로부로부터 출력되는 지연된 동작/테스트 모드신호를 입력받아 신호를 배타적부정논리합하기 위한 배타적부정논리합 수단을 포함하며,
    상기 지연 회로부는,
    클럭단자로 상기 테스트 클럭신호를 입력받고, 데이터 입력단자로 상기 동작/테스트 모드신호를 입력받는 제1 D 플립플롭; 및
    클럭단자로 상기 테스트 클럭신호를 입력받고, 데이터 입력단자가 상기 제1 D 플립플롭의 출력단자에 연결되는 제2 D 플립플롭
    을 포함하여 이루어지는 반도체 칩의 테스트 회로.
  3. 제 2 항에 있어서, 상기 제 1 동기 수단은,
    상기 테스트 클럭신호와 상기 배타적부정논리합 수단으로부터 출력되는 지연 및 안정화된 상기 동작/테스트 모드신호를 입력받아 논리곱하기 위한 논리곱 수단
    을 포함하여 이루어지는 반도체 칩의 테스트 회로.
  4. 제 1 항에 있어서, 상기 제 2 동기 수단은,
    클럭단자로 상기 동작 클럭신호를 입력받고, 데이터 입력단자로 상기 동작/테스트 모드신호를 입력받는 제1 D 플립플롭; 및
    클럭단자로 상기 동작 클럭신호를 입력받고, 데이터 입력단자가 상기 제1 D 플립플롭의 출력단자에 연결되는 제2 D 플립플롭
    을 포함하여 이루어지는 반도체 칩의 테스트 회로.
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* Cited by examiner, † Cited by third party
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