KR0178892B1 - 클럭 다중화 회로 - Google Patents

Abstract

본 발명은 영상신호 처리장치들의 클럭다중화 회로를 제공한다. 이러한 회로를 제공하기위해, 본 발명은 인가되는 선택신호에 응답하여 제1, 2입력중 하나를 출력하는 제1선택수단과, 클리어단을 가지며 반전된 출력을 상기 제1 입력으로서 제공하고 상기 제1 선택수단으로부터 인가되는 출력신호를 인가되는 클럭에 따라 래치출력하는 래치수단과*, 상기 래치출력을 반전지연하는 지연수단과, 상기 지연수단의 반전지연된 출력과 제1 상태를 수신하여 인가되는 상기 선택신호에 따라 어느하나를 출력하는 제2 선택수단과, 클리어단을 가지며 상기 제2 선택수단의 선택출력을 상기 클럭의 반전된 클럭에 따라 래치출력하여 상기 래치수단을 클리어시키는 클리어수단을 적어도 가진다.

Description

클럭 다중화 회로

제1도는 일반적인 다중화 회로도.

제2도는 제1도에 따른 클럭 에러를 보여주기위한 적용 회로도.

제3도는 제2도의 동작 타이밍도.

제4도는 본 발명에 따른 클럭 다중화 회로도.

제5도는 제4도의 적용에 따른 일실시예의 등가 회로도.

제6도는 제5도의 동작 타이밍도.

제7도는 제4도의 적용에 따른 또다른 실시예의 등가 회로도.

제8도는 제7도의 동작 타이밍도.

본 발명은 디지털 텔레비젼 등의 영상신호 처리시스템 분야에 관한 것으로, 특히 클럭간의 타임 지연을 해소할 수 있는 클럭 다중화 회로에 관한 것이다.

전형적으로, DSP(Digital Signal Processing)분야에 있어서, 클럭간의 타임지연은 시스템의 불안정을 초래할 수 있다.

제1도는 종래기술의 간단한 클럭 다중화 회로를 나타낸다. 상기 제1도에서, 플립플롭(2)은 인가되는 클럭(CLKA)을 2분주하는 기능을 가진다. 상기 플립플롭(2)의 반전 출력단(Q*)은 입력단(D)에 연결되며, 출력단(Q)은 라인(3)을 통하여 멀티플렉서(4)의 입력단(A)과 연결된다. 상기 멀티플렉서(4)의 입력단(B)은 상기 플립플롭(2)에 인가되는 클럭이 입력된다. 상기 멀티플렉서(4)는 선택단(SEL)의 선택신호에 응답하여 상기 입력단(A,B)의 입력중 어느하나를 출력단(Z)으로 출력한다. 상기의 출력은 출력버퍼(5)를 통하여 클럭(CLKA)으로서 최종출력 된다. 상기 제1도에서 출력되는 상기 클럭을 이용하여 제2도의 회로에 적용시킨 경우를 산펴보면, 제2도에서 플립플롭(10, 20, 30)들은 차례로 입력과 출력이 래치되도록 연결되어 있다.

클럭(CLKA)은 상기 플립플롭(10)의 클럭으로서 제공되며, 클럭(CLKA)은 플립플롭(20, 30)의 클럭으로서 제공된다. 상기 제2도에 대한 동작의 타이밍도는 제3도로서 나타난다. 즉, 상기 클럭(CLKA)이 상기 클럭(CLKC)과 구간T1 만큼의 지연타임을 가질 경우에 상기 플립플롭(20)의 출력(20Q)은 에러(ERR1,ERR2)를 유발한다. 이러한 원인은 상기 플립플롭(20)이 입력과 출력이 동시에 하이인 구간에는 언노운 에러를 생성하기 때문이다.

상기한 바와 같은 종래의 다중화 회로는 타임지연을 생성하여 회로의 비안정성을 초래하는 문제점이 있었다. 이러한 지연은 회로의 동작이 고속화로 되어질 때 보다 심각한 에러를 유발시킬 것이다.

따라서, 본 발명의 목적은 회로의 동작을 안정화 할 수 있는 클럭 다중화 회로를 제공함에 있다.

본 발명의 다른 목적은 클럭 다중화를 간단히 할 수 있는 회로를 제공함에 있다.

본 발명의 또다른 목적은 고속동작에도 타임지연을 최소화 할 수 있는 클럭 다중화 회로를 제공함에 있다.

상기의 목적들을 달성하기 위한 본 발명에 따르면,

인가되는 선택신호에 응답하여 제1, 2입력중 하나를 출력하는 제1 선택수단과, 클리어단을 가지며 반전된 출력을 상기 제1 입력으로서 제공하고 상기 제1 선택수단으로부터 인가되는 출력신호를 인가되는 클럭에 따라 래치 출력하는 래치수단과, 상기 래치출력을 반전지연하는 지연수단과, 상기 지연수단의 반전지연된 출력과 제1 상태를 수신하여 인가되는 상기 선택신호에 따라 어트하나를 출력하는 제2 선택수단과, 클리어단을 가지며 상기 제2 선택수단의 선택출력을 상기 클럭의 반전된 클럭에 따라 래치 출력하여 상기 래치수단을 클리어시키는 클리어단을 가짐을 특징으로 한다. 상기 각수단들의 유기적인 동작에 따라 성가 클럭간의 타임 지연은 최소화 될 것이다.

이하에서는 본 발명의 바람직한 일실시예를 상세히 설명한다. 물론, 이분야의 통상의 지식을 가진자에게 있어 이러한 일실시예의 동작설명 없이도 충분히 실시할 수 있을 것이다.

제4도는 본 발명의 클럭 다중화 회로도로서, 멀티플렉서(100)의 출력단(Z)은 플립플롭(102)의 입력단(D)에 연결되며, 그의 제1 입력단(A)은 상기 플립플롭(102)의 반전 출력단(Q*)과 연결된다. 상기 멀티플렉서(100)의 제2 입력단(B)은 전원전압(VCC)에 연결된다. 상기 플립플롭(102)은 클럭(CLKA)을 클럭으로서 수신하며, 그에 출력단(Q)은 인버터(110-114)와 연결된다. 상기 플립플롭(102)의 반전 출력단(Q*)은 출력버퍼(108)와도 연결된다. 상기 인버터(114)의 출력은 멀티플렉서(106)의 입력단(B)에 연결된다. 상기 멀티플렉서(106)의 입력단(A)은 전원전압(VCC)에 연결되며, 출력단(Z)은 플립플롭(104)의 입력단(D)에 연결된다. 상기 플립플롭(100,106)의 선택단(S)은 외부의 선택신호(SEL)에 연결된다. 상기 플립플롭(106)의 출력단(Q)은 상기 플립플롭(102)의 클리어단(CLR)에 연결된다. 상기 플립플롭(106)의 클리어단(CLR)은 외부의 리셋신호(RES)에 연결되며, 인에이블단(EN)은 인버터(120)의 출력에 연결된다. 상기 인버터(120)의 입력은 상기 클럭(CLKA)이다. 상기 제4도의 회로는 상기 선택신호(SEL)의 상태(예를 들어 하이 또는 로우)에 따라 2가지의 경우로 나누어진다. 즉, 제5도 및 제7도로서 동작한다. 제5도는 상기 선택신호가 로우일 경우에 동작되는 제4도의 등가회로도 이고, 제7도는 하이일 경우에 동작되는 제4도의 등가회로도이다. 제4도에서, 상기 선택신호가 로우이면, 멀티플렉서(100)의 출력은 입력단(A)의 제1 입력이 출력될 것이다. 또한 멀티플렉서(106)의 출력은 상기 전원전압을 출력할 것이다. 따라서, 제5도의 회로와 같이 동작하는 것을 알 수 있으며, 이에 대한 동작의 타이밍도는 제6도로서 나타난다. 제6도에서 보는 바와 같이 최종출력(CLKC)은 인가되는 상기 클럭(CLKA)이 2분주되어 출력되며, 상기 플립플롭(102)의 반전출력단(Q*)은 파형 102Q*으로서 출력됨을 알 수 있다. 상기 제6도에서, D는 상기 플립플롭(102)의 지연분을 나타낸다.

반대로, 상기 선택신호가 하이인 경우에는 제7도로서 동작하는데, 이를 설명한다. 제7도의 동작에 대한 타이밍도는 제8도에 나타나 있다. 제8도에서, 파형 102CLR의 지연(D)은 상기 인버터(110-114)의 지연을 나타낸다. 상기 플립플롭(102)의 출력단(Q*)은 파형 102Q*으로서 출력됨을 알 수 있다. 따라서, 종래의 발생되었던 언 노운 에러는 발생되지 않음을 알 수 있다. 즉, 클럭간의 지연은 최소화 되어 회로의 동작은 안정화 될 것이다. 이러한 동작의 주된 요인은 상기 플립플롭(102)의 클리어(CLR)단에 인가되는 파형이 파형 102CLR 으로서 나타나기 때문이다.

상술한 바와 같이 본 발명의 회로는 클럭간의 타임 지연을 최소로 할 수 있는 이점이 있으므로 영상신호 등과 같은 데이터의 처리시에 데이터의 에러를 줄일 수 있게된다. 또한 시스템의 고속동작시에도 비교적 클럭간의 타임 지연이 적으므로 동작의 신뢰성을 기대할 수 있다.

이상에서 살술한 바와 같이, 본 발명을 도면에 따라 도시하고 실시예에 따라 설명하였지만 본 발명은 이에 한정되지 않고, 본 발명의 기본 정의를 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함을 이분야의 통상의 지식을 가진지라면 누구나 명백히 알수 있을 것이다.

Claims (4)

1. 클럭 다중화 회로에 있어서, 인가되는 선택신호에 응답하여 제1, 2입력중 출력하는 제1 선택수단과, 클리어단을 가지며 반전된 출력을 상기 제1 입력으로서 제공하고 상기 제1 선택수단으로부터 인가되는 출력신호는 인가되는 클럭에 따라 래치출력 하는 래치수단과, 상기 래치출력을 반전지연하는 지연수단과, 상기 지연수단의 반전지연된 출력과 제1 상태를 수신하여 인가되는 상기 선택신호에 따라 어느하나를 출력하는 제2 선택수단과, 클리어단을 가지며 상기 제2 선택수단의 선택출력을 상기 클럭의 반전된 클럭에 따라 래치출력하여 상기 래치수단을 클리어시키는 클리어수단을 가짐을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 제1, 2선택수단이 멀티플렉서로 구성됨을 특징으로 하는 회로.
3. 제1항에 있어서, 상기 래치수단의 플립플롭으로 구성됨을 특징으로 하는 회로.
4. 제1항 또는 제3항에 있어서, 상기 지연수단이 5개의 인버터로 구성됨을 특징으로 하는 회로.