KR960010388B1

KR960010388B1 - 펄스 판별 회로

Info

Publication number: KR960010388B1
Application number: KR1019920008232A
Authority: KR
Inventors: 다께히꼬 모리; 고이찌로 아오야마
Original assignee: 세끼모또 다다히로; 니뽄 덴끼 가부시끼가이샤
Priority date: 1991-05-15
Filing date: 1992-05-15
Publication date: 1996-07-31
Also published as: EP0514714A1; US5225715A; DE69209887T2; JPH04337917A; DE69209887D1; JP2692415B2; KR920022674A; EP0514714B1

Abstract

없음.

Description

펄스 판별 회로

제 1 도는 종래 기술의 펄스 판별 회로의 배열을 도시하는 회로도.

제 2 도는 종래 기술의 펄스 판별 회로의 구체화된 D형 플립플롭 회로의 배열을 도시하는 회로도.

제 3 도는 서로 보상 관계에 있고 종래 기술의 펄스 판별 회로에 사용되는 클럭 신호를 도시하는 타이밍챠트.

제 4 도는 종래 기술의 펄스 판별 회로의 회로 작동을 도시하는 타이밍챠트.

제 5 도는 광폭 입력 펄스를 판별하기 위한 종래 기술의 펄스 판별 회로의 배열을 도시하는 회로도.

제 6 도는 제 5 도에 도시된 종래 기술의 펄스 판별 회로의 회로 작동을 도시하는 타이밍챠트.

제 7 도는 본 발명에 따른 펄스 판별 회로의 배열을 도시하는 회로도.

제 8 도는 제 7 도에 도시된 펄스 판별 회로에서 구체화된 리세트 가능한 D형 플립플롭 회로의 배열을 도시하는 회로도.

제 9 도는 제 7 도에 도시된 펄스 판별 회로의 회로 작동을 도시하는 타이밍챠트.

* 도면의 주요부분에 대한 부호의 설명

11 : 지연 유니트12 : 분주기 회로

13 : 펄스 제거 유니트

[발명의 분야]

본 발명은 디지탈 회로에 관한 것이며, 특히, 협폭(narrow) 펄스를 제거하기 위한 펄스 판별 회로에 관한 것이다.

[관련기술의 설명]

도면의 제 1 도를 참조하면, 종래 기술의 펄스 판별 회로는 D형 플립플롭 회로(FF1, FF2, FF3), AND 게이트(AD1), NOR 게이트(NR1) 및 R-S 플립플롭 회로(FF4)의 직렬 조합을 구성하고 있다. 입력 펄스 신호(IN1)은 D형 플립플롭 회로(FF1)의 입력 노드에 공급되고, D형 플립플롭 회로(FF1) 및 (FF2)의 출력 노드(Q)는 각각 D형 플립플롭 회로(FF2) 및 (FF3)의 입력 노드(D)에 결합된다. D형 플립플롭 회로(FF1) 내지 (FF3)이 모든 출력 노드(Q)는 AND 게이트(AD1) 및 NOR 게이트(NR1)과 병렬 결합되고, 서로 보상 관계인 제1 및 제 2 클럭 신호(CLK1) 및 (CLK2)는 D형 플립플롭 회로(FF1) 내지 (FF3)의 제1 및 제 2 클럭 노드(C1 및 C2)에 각각 공급된다. AND 게이트(AD1)의 출력 노드는 R-S 플립플롭 회로 FF4의 세트 노드(S)에 결합되고, NOR 게이트(NR1)의 출력 노드는 R-S 플립플롭 회로(FF4)의 리셋 노드(R)에 결합된다.

각각의 D형 플립플롭 회로(FF1 내지 FF3)의 회로 배치가 제 2 도에 도시되어 있고, 2개의 메모리 루프(1a), (1b)를 포함하며, 각각의 메모리 루프(1a), (1b)는 2개의 인버터 (IV1,IV2)에 의해 수행된다. 인버터(IN2)는 3상형이며, 각각의 인버터(IV2)는 그 제어 노드에서 논리 1레벨에 응답하여 고임피던스 상태로 들어간다. 전달 게이트(TG1)은 입력 노드 D와 메모리 루프(1a)의 인버터(IV1)의 입력 노드 사이에 결합되고, 인버터(IV3)은 메모리 루프(1a)의 인버터(IV2)의 제어 노드에 결합된다. 전달 게이트(TG1)와 인버터(TV3)는 제 1 클럭 신호(CLK1)에 응답하여, 상기 제 1 클럭 신호(CLK1)은 전달 게이트(TG1)가 턴온되게 하거나 또는 인버터(IV3)가 논리 1레벨을 인버터(IV2)의 제어 노드에 공급하게 한다. 3상형 인버터(IV4)와 인버터(IV5)는 메모리 루프 (1b) 와 관련하여 제공되고, 3상형 인버터(IV4)는 2개의 메모리 루프(1a), (1b)의 인버터(IV1) 사이에 결합된다. 인버터(IV5)는 논리 1 레벨을 공급하기 위하여 인버터(IV2)의 제어 노드에 결합되고, 인버터(IV4 와 IV5)는 제 2 클럭 신호(CLK2)에 응답한다. 인버터(IV6)는 메모리 루프(1b)의 인버터(IV1)과 출력 노드(Q) 사이에 또한 결합되며, 입력 신호는 입력 노드(D)로부터 메모리 루프(1a), (1b)를 통하여 출력 노드(Q)로 전달된다.

즉, 제 1 클럭 신호(CLK1)가 논리 1에 대응하는 고전압 레벨로 상승할때, 전달 게이트(TG1)은 턴온되어 데이타 비트를 메모리 루프(1a)로 릴레이(relay)하고, 데이타 비트는 메모리 루프(1a)로 래치된다. 제 1 클럭 신호(CLK1)가 논리 0 레벨에 대응하는 저전압 레벨로 복귀된 후, 3상형 인버터(IV2)는 고임피던스 상태로부터 해제되고, 데이타 비트는 메모리 루프(1a)게 기억된다. 메모리 루프(1a)에 그와 같이 기억된 데이타 비트는 제 2 클럭 신호(CLK2)가 고전압 레벨로 될 때 메모리 루프(1b)에 전달된다. 저전압 레벨의 제 2 클럭 신호(CLK2)는 메모리 루프(1a)로부터 메모리 루프(1b)를 차단시키고, 메모리 루프(1b)가 인버터(IV6)을 통하여 출력 노드(Q)에 데이타 비트를 공급하도록 한다. 따라서, 각각의 D형 플립플롭 회로(FF1, FF2 또는 FF3)은 제 1 클럭 신호(CLK1)와 동기화하여 데이타를 래치하고, 이들로부터의 데이타 비트를 제 2 클럭 신호(CLK2)와 동기화하여 해제한다.

D형 플립플롭 회로(FF1 내지 FF3)에 그와 같이 공급된 제1 및 제 2 클럭 신호(CLK1, CLK2)는 베이식 (basic) 클럭 신호로부터 발생되며, 제 3 도에 도시된 바와 같이 결코 동시에 고전압 레벨로 유지되지 않는다. 즉, 베이식 클럭 신호가 시간(t1)에서 고전압 레벨로 상승된다고 가정하면, 제 2 클럭 신호(CLK2)는 시간(t2)에서 먼저 하강하고, 제 1 클럭 신호(CLK1)은 시간(t3)에서 고전압 레벨로 상승된다. 다른 한편, 베이식 클럭 신호가 시간(t4)에서 저전압 레벨로 하강하면, 제 1 클럭 신호(CLK1)은 시간(t5)에서 하강하고, 제 2 클럭 신호(CLK2)는 그후에 시간(t6)에서 고전압 레벨로 상승된다. 따라서, 제1 및 제 2 클럭 신호(CLK1 및 CLK2)는 고전압 레벨로 결코 중복되지 않으며, 이러한 이유로, 데이타 비트는 데이타 비트들간에 어떤 충돌(collision)없이 메모리 루프(1a)로부터 메모리 루프(1b)로 순차적으로 전송된다.

제 4 도를 참고로하여, 종래 기술의 펄스 판별 회로의 회로 작동에 관하여 이하에 설명한다. 입력 펄스 신호(IN1)가 시간(t11)에서 상승한다고 가정하면, 입력 펄스 신호(IN1)은 시간(t12)에서 제 1 클럭 신호(CLK1)와 동기화하여 제 1 의 D형 플립플롭 회로(FF1)의 메모리 루프(1a)에서 래치되고, 시간(t13)에서 상기 제 1 의 D형 플립플롭 회로(FF1)이 메모리 루프(1b)와 동기화하여 메모리 루프(1b)에 릴레이된다. 따라서, D형 플립플롭 회로(FF1)의 출력 신호는 시간(t13)에서 고전압 레벨로 상승된다. 제 1 의 D형 플립플롭 회로(FF1)의 출력 신호는 시간(t14)에서 제 1 클럭 신호(CLK1)와 동기화하여 제 2 의 D형 플립플롭 회로(FF2)의 메모리 루프(1a)에 의해 래치되며, 시간(t15)에서 제 2 클럭 신호(CLK2)의 동기화로 메모리 루프(1b)에 릴레이된다.

그다음, 제 2 의 D형 플립플롭 회로(FF2)의 출력 신호는 (t15)에서 고전압 레벨로 상승된다. 제 2 의 D형 플립플롭 회로(FF2)에서 출력 신호는 시간(t16)에서 제 1 클럭 신호(CLK1)와 동기화하여 제 3 의 D형 플립플롭 회로(FF3)의 메모리 루프(1a)에 의해 래치되며, 시간(t17)에서 제 2 클럭 신호(CLK2)와 동기화하여 제 3 의 D형 플립플롭 회로의 메모리 루프(1b)에 전달된다. 입력 펄스 신호(IN1)는 고전압 레벨로 유지되므로, 모든 D형 플립플롭 회로(FF1 내지 FF3)은 그 출력 신호를 논리 1 레벨과 대응하는 고전압 레벨로 시프트시키고, AND 게이트(AD1)는 그 출력 신호를 고전압 레벨로 시프트시킨다. NOR 게이트(NR1)가 그 출력 신호를 저전압 레벨로 이미 시프트되었으므로, R-S 플립플롭 회로(FF4)는 AND 게이트(AD1)의 출력 신호를 설정하여, 그 출력 신호를 고전압 레벨로 상승시킨다. 따라서, 입력 펄스 신호(IN1)가 제1 및 제 2 클럭 신호(CLK1 및 CLK2)의 펄스폭(tcyc)의 3배 만큼 긴 소정의 시간 주기에 걸쳐서 고전압 레벨로 유지되면, 종래 기술의 펄스 판별 회로는 출력 신호를 고전압 레벨로 시프트시킨다.

입력 펄스 신호(IN)는 소정의 시간 주기에 걸쳐서 계속 저레벨로 유지되고, 모든 D형 플립플롭 회로(FF1 내지 FF3)는 그 출력 신호를 저전압 레벨로 시프트시킨다. 다음, NOR 게이트(NR1)는 R-S 플립플롭 회로(FF4)를 리세트시키고, R-S 플립플롭 회로(FF4)는 그 출력 신호를 저전압 레벨로 시프트시킨다. 그러나, 입력 펄스 신호(IN1)가 단지 시간(t20)에서 (t21)까지 고전압 레벨로 시프트되면, 시간(t20)과 (t21) 사이의 시간 주기는 펄스폭(tcyc)의 3배인 소정시간보다 짧으며, 제 1 의 D형 플립플롭 회로(FF1)는 그 출력 신호를 시간(t22)전에 저전압 레벨로 시프트시키고, AND 게이트(AD1)는 R-S 플립플롭 회로(FF4)를 세트시킬 수 없다. 따라서, R-S 플립플롭 회로(FF4)의 출력 신호는 그 출력 신호를 결코 고전압 레벨로 시프트시키지 못하며, 종래 기술의 펄스 판별 회로는 그 출력 신호로부터 협폭의 입력 펄스를 나타내는 출력 펄스를 제거한다.

소정의 시간주기는 종래 기술의 펄스 판별 회로에서 변동 가능하다. 3개의 D형 플립플롭 회로(FF5, FF6, FF7)가 제 5 도에 도시된 바와 같이 D형 플립플롭 회로(FF1 내지 FF3)의 직렬 조합에 부가되면, 소정의 시간주기는 펄스폭(tcyc)의 6배가 되고, 펄스 판별 회로는 입력 펄스가 펄스폭(tcyc)의 6배인 소정의 시간 주기와 동일한가 또는 소정의 시간 주기보다 긴가를 알기위해 입력 펄스 신호(IN1)을 조사한다. 즉, 제 6 도에 도시된 바와 같이 입력 펄스 신호(IN1)가 시간(t31)에서 상승하고, 펄스폭(tcyc)의 6배인 소정시간 주기에 걸쳐서 계속되면, D형 플립플롭 회로(FF1 내지 FF3)의 출력 신호는 순차적으로 고전압 레벨로 상승되고, AND 게이트(AD1)은 R-S 플립플롭 회로(FF4)로 하여금 그 출력 신호를 시간(t32)에서 고전압 레벨로 시프트시키게 한다. 따라서, 종래 기술의 펄스 판별 회로는 시간(t31) 내지 (t32)간의 입력 펄스를 판별하고 대응 출력 펄스를 발생한다. 그러나, 시간(t33)과 (t34)간의 입력 펄스는 소정의 시간 주기보다 협폭이며, D형 플립플롭 회로(FF7)의 출력 신호는 시간(t34)에서 저전압 레벨로 유지된다. 그 결과, AND 게이트(AD1)은 그 출력 신호를 결코 상승시키지 않으며, 점선으로 표시된 대응 출력 펄스는 R-S 플립플롭 회로(FF4)의 출력 신호로부터 제거된다.

그러나, 두 종래 기술의 펄스 판별 회로에서는 회로 부품이 소정의 시간 주기와 함께 비례하여 증가된다는 문제점이 있다. 즉, 각각의 D형 플립플롭은 단위 시간 주기와 대응하며, 소정된 시간주기는 단위시간 주기의 배수로 결정된다. 따라서, 소정의 시간 주기의 크기는 직렬 접속된 D형 플립플롭 회로의 수에 의존하며, 회로 부품은 판별 가능한 입력 펄스 폭에 의해 증가된다.

따라서, 본 발명의 주요 목적은 소수의 회로 부품으로 광폭 입력 펄스를 판별할 수 있는 펄스 회로를 제공하는 것이다. 이 목적을 달성하기 위하여, 본 발명은 타이머 유니트의 일부에 공급된 클럭 신호의 주파수를 감소시키도록 제안한다.

본 발명에 따르면, a) 입력 펄스를 구성하는 입력 펄스 신호를 공급받아 각각의 입력 펄스의 전달 상태에 시간 지연을 삽입하고 소정의 시간 주기에 걸쳐서 상기 각각의 입력 펄스가 발생될때 각각의 제 1 출력신호를 발생하기 위해 직렬로 결합된 전기단(early stage)과 후기단(latn stage)을 구비하되, 단, 상기 전기단과 후기단은 서로 보상관계인 제1 및 제 2 클럭 신호의 조합과 상기 제1 및 제 2 클럭 신호보다 주파수가 낮은 제 3 클럭 신호와 상기 제 1 클럭과의 조합에 각각 대응하는 상황하에 있는 지연 유니트와, b) 출력 펄스 신호에서 출력 펄스를 발생하기 위해 상기 제 1 출력 신호에 응답하여 상기 제 1 출력 신호가 없을때 출력 펄스의 발생이 금지되는 펄스 제어 유니트와, c) 제 3 클럭 신호를 발생하기 위하여 전기단의 제 1 출력 신호와 제1 및 제 2 클럭 신호에 응답하는 분주기 유니트를 포함하는 펄스 판별 회로가 제공된다.

본 발명에 따른 펄스 판별 회로의 특성 및 장점은 첨부도면과 관련하여 취해진 다음의 설명으로부터 좀더 명확히 이해될 것이다.

제 7 도에서, 본 발명을 구체화한 펄스 판별 회로는 지연 유니트(11)와, 분주기 회로(12) 및 펄스 제거 회로(13)를 포함한다. 지연 유니트(11)는 직렬 결합된 다수의 D형 플립플롭 회로(FF11, FF12, FF13, FF14, FF15)로 이루어지며, D형 플립플롭 회로(FF11, FF12) 및 D형 플립플롭 회로(FF13 내지 FF15)는 각각 전기단과 후기단으로 작동한다. 입력 펄스 신호(IN11)은 D형 플립플롭 회로(FF11)의 입력 노드(D)에 공급되고, D형 플립플롭 회로(FF11 내지 FF14)의 출력 노드(Q0 내지 Q3)은 각각 D형 플립플롭 회로(FF12 내지 FF15)의 입력 노드(D)와 결합된다. 제 1 클럭 신호(CLK1)은 D형 플립플롭 회로(FF1 내지 FF15)의 제 1 클럭 신호(C1)에 공급되고, 제 2 클럭 신호(CLK2)는 전기단으로 작동하는 D형 플립플롭 회로(FF11 및 FF12)는 제 2 클럭 신호(C2)에 공급된다. 그러나, 제 3 클럭 신호(CLK3)은 분주기 유니트(12)로부터 후기단으로 작용하는 D형 플립플롭 회로(FF13 내지 FF15)의 제 2 클록 노드에 공급된다. 제1 및 제 2 클럭 신호(CK1 및 CLK2)는 서로 보상 관계에 있으며, 논리 1 레벨에 대응하는 고전압 레벨로 결코 동시에 상승되지는 않는다. 제 3 클럭 신호(CLK3)은 이후에 설명되는 바와 같이, 제1 및 제 2 클럭 신호(CLK1, CLK2)보다 주파수가 낮다.

분주기 유니트(12)는 배타적 NOR 게이트(EX1), 리세트 가능한 D형 플립플롭 회로(FF16), NOR 게이트(NR11), 전달 게이트(TG11) 및 2개의 AND 게이트(AD11 및 AD12)를 포함한다. 리세트 가능한 D형 플립플롭 회로(FF16)은 그 입력 노드 D에서의 논리 레벨을 제1 및 제 2 클럭 신호(CLK1 및 CLK2)와 동기화하여 그 출력 노드에 전달한다. 그러나, 리세트 가능한 D형 플립플롭 회로(FF16)은 이후에 설명되는 바와 같이, 리세트 노드에서 논리 0 레벨이 나타날때 이 플립플롭 회로의 출력 노드를 저전압 레벨 또는 논리 0 레벨로 시프트시킨다. 배타적 NOR 게이트(EX1)은 전기단( F11 및 FF12)의 출력 노드(Q0), (Q1)과 결합되며, 배타적 NOR 게이트(EX1)의 출력 노드는 리세트 가능한 D형 플립플롭 회로(FF16)의 입력 노드와 결합된다. 제1 및 제 2 클럭 노드(C1 및 C2)는 제1 및 제 2 클럭 신호(CLK1, CLK2)를 공급받고, 입력 노드(D) 및 출력 노드(Q)는 AND 게이트(AD11)의 입력 노드와 병렬이다. AND 게이트(AD11)의 출력 노드는 전달 게이트(TG11)을 통하여 NOR 게이트(NR11)의 한쪽 입력에 결합되며, NOR 게이트(NR11)의 다른쪽 입력 노드는 리세트 신호(RST)를 공급받는다. 전달 게이트(TG11)은 제 1 클럭 신호(CLK1)에 응답하고, AND 게이트(AD11)의 출력 신호는 리세트 신호(RST)와 NOR 게이트 처리된다.

리세트 신호(RST)가 고전압 레벨 즉, 논리 1 레벨로 유지되는 동안, NOR 게이트(NR11)은 논리 0 레벨을 AND 게이트(AD11)의 출력 신호와 관계없이 리세트 가능한 D형 플립플롭 회로(FF16)의 리세트 노드에 연속 공급되며, 리세트 가능한 D형 플립플롭 회로(FF16)은 그 출력 노드를 저전압 레벨로 고정한다. 그러나, 리세트 신호(RST)가 논리 0 레벨과 일치하는 저전압 레벨로 하강하면, NOR 게이트(NR11)은 제 1 클럭 신호(CLK1)와 동기화하여 여기에 전달된 AND 게이트(AD11)의 출력 신호에 응답하고, 리세트 가능한 D형 플립플롭 회로(FF16)은 NOR 게이트(NR11)의 출력 신호에 따라 인에이블되거나 디스에이블된다. AND 게이트(AD11)의 출력 신호는 AND 게이트(AD12)에 의해 제 2 클럭 신호(CLK2)와 함께 AND 처리되고, AND 게이트 AD12는 제 3 클럭 신호(CLK3)을 발생시킨다. 제 3 클럭 신호(CLK3)은 후기단으로 작용하는 D형 플립플롭 회로(FF13 내지 FF15)의 제 2 클럭 노드(C2)에 분배된다.

이와 같이 배열된 분주기는 배타적 NOR 게이트(EX1)에서와 논리 레벨을 제 1 클럭 신호(CLK1)와 동기화하여 리세트 가능한 D형 플립플롭 회로(FF16)에 기억시키고, 논리 레벨은 제 2 클럭 신호(CLK2)와 동기화하여 리세트 가능한 D형 플립플롭 회로(FF16)의 출력 노드(Q)에 전달된다. 논리 레벨이 1 이면, AND 게이트(AD11)은 AND 게이트(AD12)에 릴레이하며, 논리 레벨 1은 제 2 클럭 신호(CLK2)와 동기화하여 D형 플립플롭 회로(FF13 내지 FF15)의 제 2 클럭 신호(C2)에 분배된다. 따라서, 논리 레벨 1은 제 2 클럭 신호(CLK2)의 2개의 클럭 펄스에 의해 AND 게이트(AD12)로부터 전달되고, 이러한 이유로, 제 3 클럭 신호(CLK3)은 제 2 클럭 신호(CLK2)의 폭의 2배의 펄스폭을 갖는다.

리세트 가능한 D형 플립플롭 회로(FF16)의 회로 배열은 제 8 도에 상세하게 예시되어 있으며, 2개의 메모리 루프(12a), (12b)를 포함하고, 메모리 루프(12a), (12b)는 인버터(IV11) 및 NOR 게이트(NR12)의 조합과 2개의 인버터(IV12와 IV13)의 조합으로 각각 구성된다. 인버터(IV11 및 IV12)는 3상형이며, 각각의 인버터(IV11 또는 IV12)는 그 제어 노드에서의 논리 1 레벨에 응답하여 고임피던스 상태로 들어간다. 전달 게이트(TG12)는 입력 노드(D)와 NOR 게이트(NR12)의 입력 노드 사이에 결합되며, NOR 게이트(NR12)의 출력 신호는 NOR 게이트(NR12)의 다른 입력 노드에 공급된다. 전달 게이트(TG12)와 인버터(IV12)는 제 1 클럭 신호(CLK1)에 응답하고, 제 1 클럭 신호(CLK1)은 전달 게이트(TG1)가 턴온되게 하고 인버터(IV12)가 고임피던스 상태로 되게 한다. 3상형 인버터(IV14)는 메모리 루프(12a)의 NOR 게이트와 메모리 루프(12b)의 인버터(IV13) 사이에 결합되고, 인버터(IV11 및 IV14)는 제 2 클럭 신호(CLK2)에 응답한다. 인버터(IV15)는 메모리 루프(12b)의 인버터(IV13)와 출력 노드 Q 사이에 또한 결합되고, 입력 신호는 저전압 레벨 즉, 논리 0 레벨이 NOR 게이트(NR12)의 다른 입력 노드에 공급되는 동안 입력 노드(D)로부터 메모리 루프(12a), (12b)를 통하여 출력 노드(Q)에 전달된다. 즉, 제 1 클럭 신호(CLK1)가 논리 1 레벨과 일치하는 고전압 레벨로 상승하면, 전달 게이트(TG12)는 턴온되어 데이타 비트를 메모리 루프(12a)에 릴레이하고, 데이타 비트는 메모리 루프(12a)에 의해 래치된다. 제 1 클럭 신호(CLK1)가 저전압 레벨로 복귀된 후, 3상형 인버터(IV11 및 IV14)는 제 2 클럭 신호(CLK2)에 의해 고임피던스 상태로부터 해제되고, 데이타 비트는 메모리 루프(12a)에 기억될 뿐만 아니라 메모리 루프(12b)에도 전달된다.

이와 같이 메모리 루프(12b)에 기억된 데이타 비트는 즉각 인버터(IV15)를 통하여 출력 노드(Q)에 공급된다. 따라서, 리세트 가능한 D형 플립플롭 회로(FF16)는 데이타 비트를 제 1 클럭 신호(CLK1)와 동기화하여 래치하고, 그로부터의 데이타 비트는 NOR 게이트(NR12)가 인에이블 상태인 경우 제 2 클럭 신호(CLK2)와 동기화하여 출력한다. 그러나, NOR 게이트(NR12)가 디스에이블되면, NOR 게이트(NR12)는 그 출력 신호를 메모리 루프(12a)에 기억된 데이타 비트와 무관하게 논리 0 레벨 즉, 저전압 레벨로 시프트시키고, 어떠한 데이타 비트도 출력 노드(Q)에 전달되지 않는다.

제 7 도에서, 펄스 제거 회로(13)는 D형 플립플롭 회로(FF12 내지 FF15)의 출력 노드(Q1 내지 Q4)와 결합된 AND 게이트(AD13)와, D형 플립플롭 회로(FF12 내지 FF15)의 출력 노드(Q1 내지 Q4)와 결합된 NOR 게이트(NR13)와, AND 게이트(AD13)와 결합된 세트 노드(S) 및 NOR 게이트(NR13)와 결합된 리세트 노드(R)을 구비하는 R-S 플립플롭 회로(FF17)를 포함한다. R-S 플립플롭 회로(FF17)가 세트상태로 들어가면, 출력 펄스 신호(OUT11)에서 출력 펄스가 형성되며, 상기 출력 펄스는 제1 또는 제 2 클럭 신호(tcyc)중 어느 한쪽의 반복 주기의 7배만큼 긴 소정의 시간 주기에 걸쳐서 고전압 레벨로 유지하고 있는 입력 펄스를 나타낸다. R-S 플립플롭 회로(FF17)은 NOR 게이트(NR13)의 출력 신호에 의해 리세트된다. 그러나, 입력 펄스가 소정의 시간주기가 경과되기 전에 저전압 레벨로 복귀되면, AND 게이트(AD13)은 출력 신호를 결코 고전압 레벨로 시프트시키지 않으면, 어떠한 출력 펄스도 출력 펄스 신호(OUT11)에 형성되지 않는다.

이후부터 제 9 도를 참조하며, 제 7 도에 도시된 펄스 판별 회로의 회로 동작에 관해 설명한다. 리세트 신호(RST)가 시간(t41)에서 활성 저전압 레벨로 하강한다고 가정하면, NOR 게이트(NR11)은 AND 게이트(AD11)의 출력 신호에 응답하게 된다. 입력 펄스 신호(IN111)의 제 1 입력 펄스(IN11a)가 시간(t42)에서 상승하면, 논리 1의 제 1 입력 펄스(IN11a)는 제 1 클럭 신호(CLK1)와 동기화하여 D형 플립플롭 회로(FF11)에 의해 래치되며, 시간(t42)에서 제 2 클럭 신호(CLK2)와 동기화하여 출력 노드(Q0)에 릴레이된다. 출력 노드(Q1)가 아직 논리 0 레벨로 유지되므로, 배타적 NOR 게이트(EX1)은 그 출력 신호를 시간(t43)에서 논리 0 레벨로 시프트시키며, AND 게이트도 또한 그 출력 신호를 논리 0레벨로 유지시킨다. 제 1 입력 펄스 (IN11a)는 시간(t44)에서 D형 플립플롭 회로(FF12)의 출력 노드(Q1)로 지연되며, 따라서 배타적 NOR 게이트(EX1)은 그 출력 신호를 논리 1 레벨로 시프트시킨다. 배타적 NOR 게이트(EX1)와 출력 신호는 제 1 클럭 신호(CLK1)와 동기화하여 리세트 가능한 D형 플립플롭 회로(FF16)에 의해 래치되고, 시간(t45)에서 출력 노드(Q)에 도달한다. 배타적 NOR 게이트(EX1)는 그 출력 신호를 논리 1 레벨로 유지되며, AND 게이트(AD11)는 그 출력 신호를 논리 1 레벨로 시프트시키고, AND 게이트(AD12)는 시간(t45)에서 제 3 클럭 신호(CLK3)을 발생한다. 제 3 클럭 신호(CLK3)에 관하여, 제 1 입력 펄스 IN11a는 D형 플립플롭 회로(FF13)의 출력 노드(Q2)에 릴레이된다.

그러나, 전달 게이트(TG11)은 시간(t46)에서 출력 신호 논리 1을 AND 게이트(AD11)로부터 NOR 게이트(NR11)에 전달하며, NOR 게이트(NR11)은 그 출력 신호를 논리 0으로 시프트시킨다. 이때, 리세트 가능한 D형 플립플롭 회로(FF16)은 리세트되고, AND 게이트(AD11)은 그 출력 신호를 시간(t47)에서 논리 0 레벨로 시프트시킨다. 이때 AND 게이트(AD12)는 결코 제 2 클럭 신호(CLK2)에 응답하지 않으며, 제 3 클럭 신호(CLK3)은 시간(t47)에서 발생되지 않는다. 논리 0 레벨의 출력 신호는 제 1 클럭 신호(CLK1)와 동기화하여, AND 게이트(AD11)로부터 전달 게이트(TG11)를 통하여, NOR 게이트(NR11)에 전달되므로, 리세트 가능한 D형 플립플롭 회로(FF16)은 리세트 상태로부터 해제되며, AND 게이트(AD12)는 이전에 설명된 것과 유사한 순서를 통하여, 시간(t48)에서 제 3 클럭 신호(CLK2)를 발생한다. 제 3 클럭 신호(CLK3)에 의하여, 제 1 입력 펄스(IN11a)는 D형 플립플롭 회로(FF14)의 출력 노드(Q3)에 릴레이되고, 시간(t49)에서 D형 플립플롭 회로(FF15)의 출력 노드(Q4)에 또한 릴레이된다. 시간(t49)에서, 모든 출력 노드(Q1 내지 Q4)는 논리 1 레벨에 있고, R-S 플립플롭 회로(FF17)은 세트 상태로 들어가서, 출력 펄스 신호(OUT11)가 상승하게 된다. 시간(t42 내지 t49) 사이의 시간 주기는 펄스 폭(tcyc)의 7배이며, 펄스 판별 회로는 제 1 입력 펄스(IN11a)를 정확히 판별한다.

그러나, 제 2 입력 펄스(IN11b)가 펄스 폭(tcyc)의 6배이며, 출력 노드(Q4)는 시간(t51)후에 상승하고, R-S 플립플롭 회로(FF17)은 결코 세트 상태로 들어가지 않는다. 이때, 출력 펄스 신호(OUT11)은 저전압 레벨로 유지되고, 본 발명에 다른 펄스 판별 회로는 출력 펄스 신호(OUT11)로부터 제 2 입력 펄스(IN11b)에 대응하는 출력 펄스를 제거한다. 이때, 소정의 시간 주기는 펄스 폭(tcyc)의 7배이다.

상기 설명에 의해 이해된 바와 같이, 펄스 폭(tcyc)이 7배인 소정의 시간 주기는 단지 5개의 D형 플립플롭 회로(FF11 내지 FF15)로 판별되며, 각각의 추가 D형 플립플롭 회로가 펄스 폭(tcyc)의 2배인 단위 시간 주기를 연장시킨다. 따라서, 본 발명에 따른 펄스 판별 회로의 부품 소자는 종래 기술의 펄스 판별 회로보다 덜 증가한다.

본 발명의 특정 실시예가 도시되고 설명되었으나, 이 기술분야의 기술자에게는 본 발명의 사상과 범주내에서 벗어나지 않고서도 여러 변형과 수정이 있을 수도 있다. 예를들면, 지연 유니트(11)는 서로 다른 형태의 플립플롭 회로에 의해 이행될 수도 있다. 더 나아가, 어떠한 형태의 분주기도 본 발명에 따른 펄스 판별 회로용으로 사용가능하다.

Claims

입력 노드, 출력 노드, 제1 및 제 2 클럭 노드를 각각 갖고, 상기 입력 노드에서 상기 제 1 클럭 노드에 인가된 클럭과 동기 상태로 데이타 신호를 페칭(fetching)하고, 상기 출력 노드에서 상기 제 2 클럭 노드에 인가된 클럭과 동기 상태로 페칭된 데이타 신호를 출력하고, 전기 단위 플립플롭의 출력 노드가 후기단의 플립플롭의 입력 노드에 접속되도록 서로 직렬로 연결된 제 1 번째 내지 제N번째 플립플롭(여기서, N는 2이상의 정수)과, 상기 제 1 번째 플립플롭의 입력 노드에 입력 데이타 신호를 인가하는 수단과, 상기 제 1 번째 내지 제N번째 플립플롭의 각각의 제 1 클럭 노드에 공통으로 제 1 클럭의 스트링(string)을 인가하는 수단과, 상기 제 1 번째 및 제 2 번째 플립플롭의 제 2 클럭 노드에 공통으로 제 2 클럭의 스트링을 인가하는 수단을 구비하되, 상기 제 1 클럭의 스트링과 상기 제 2 클럭의 스트링은 주파수가 서로 동등하고 위상이 서로 상이한 지연 유니트(11)와; 상기 지연 유니트에 연결되어, 상기 제 1번째 및 제 2 번째 플립플롭의 출력 노드에서 신호를 수신하고, 상기 제 2 클럭의 스트링에 응답하여, 상기 제 1 번째 및 제 2 번째 플립플롭의 출력 노드에서의 신호가 상기 제 2 클럭의 스트링 보다 낮은 레이트(rate)로 서로 동일한 레벨을 취하는 동안 다수의 제 3 클럭을 발생시키고, 상기 제1 및 제 2 플립플롭을 제외한 나머지 플립플롭의 제 2 클럭 노드에 공통으로 상기 제 3 클럭을 인가하는 수단을 포함하는 분주기 유니트(2)와; 상기 제 2 번째 플립플롭 및 상기 나머지 플립플롭에 연결되어, 그에 대한 출력 노드에서의 신호에 응답하여, 상기 제 3 클럭이 상기 나머지 플립플롭의 수와 적어도 동일한 수로 상기 분주기에 의해서 발생될 때 출력 신호를 발생시키는 펄스 제거유니트(13)를 포함하는 것을 특징으로 하는 펄스 판별 회로.
제 1 항에 있어서, 상기 분주기 유니트는 상기 제 1 번째 및 제 2 번째 플립플롭이 출력 노드에서의 신호가 동일 레벨을 취하는 동안 상기 제 2 클럭의 스트링을 분주(frequency-dividing)하고 분주된 신호를 발생하는 분주기 회로와, 상기 분주된 신호 및 상기 제 2 클럭의 상기 스트링에 응답하여 상기 제 3 클을 발생시키는 게이트 회로를 구비하는 것을 특징으로 하는 펄스 판별 회로.
제 2항에 있어서, 상기 분주기 회로는 상기 제 1 번째 및 제 2 번째 플립플롭의 출력 노드에서의 신호가 동일 레벨을 취하는 동안 제 1 논리 레벨을 발생하고, 상기 제 1 번째 및 제 2 번째 플립플롭의 출력 노드에서의 신호가 상이한 레벨을 취하는 동안 제 2 논리 레벨을 발생시키는 제 1 논리 게이트와, 상기 제 1 논리 게이트의 출력을 공급받는 데이타 입력 노드, 데이타 출력 노드 및, 상기 제1 및 제 2 클럭을 각각 공급받는 제1 및 제 2 클럭 입력 노드를 가진 부가 플립플롭과, 상기 제 1 논리 게이트의 출력 및 상기 부가 플립플롭의 출력을 수신하는 제 2 논리 게이트를 구비하는 것을 특징으로 하는 펄스 판별 회로.