JP2692415B2 - パルス除去回路 - Google Patents
パルス除去回路Info
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- JP2692415B2 JP2692415B2 JP3110037A JP11003791A JP2692415B2 JP 2692415 B2 JP2692415 B2 JP 2692415B2 JP 3110037 A JP3110037 A JP 3110037A JP 11003791 A JP11003791 A JP 11003791A JP 2692415 B2 JP2692415 B2 JP 2692415B2
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- JP
- Japan
- Prior art keywords
- output
- signal
- tcyc
- shift register
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は入力信号からある一定幅
以下のパルスを除去するパルス除去回路に関する。
以下のパルスを除去するパルス除去回路に関する。
【０００２】
【従来の技術】従来のパルス除去回路をあらわす図を図
４に示す。これはシフトレジスタが３ビット構成の場合
の例である。
４に示す。これはシフトレジスタが３ビット構成の場合
の例である。
【０００３】図４は従来のパルス除去回路の動作タイミ
ングチャートである。
ングチャートである。
【０００４】φ１，φ２は互いにハイレベルの期間の重
なりのない、パルス除去回路の外部から加えられるクロ
ックである。φ１，φ２と、それらを生成するための基
準クロックφとの関係を図９に示す。
なりのない、パルス除去回路の外部から加えられるクロ
ックである。φ１，φ２と、それらを生成するための基
準クロックφとの関係を図９に示す。
【０００５】Ｄフリップフロップ２，（以下、ＤＦＦと
記す）、ＤＦＦ３，ＤＦＦ４で３ビットのシフトレジス
タを構成している。
記す）、ＤＦＦ３，ＤＦＦ４で３ビットのシフトレジス
タを構成している。
【０００６】ＤＦＦ２，ＤＦＦ３，ＤＦＦ４は、例えば
図７に示すような回路構成である。
図７に示すような回路構成である。
【０００７】ＤＦＦ２，ＤＦＦ３，ＤＦＦ４はφがハイ
レベルの期間中に信号をラッチし、その直後のφ２がハ
イレベルの期間中にラッチした信号を出力する。各ＤＦ
Ｆの出力Ｑ１，Ｑ２，Ｑ３は図４に示すようになる。す
なわちＱ１，Ｑ２，Ｑ３の値はそれぞれの前段の出力を
φ２の周期だけ遅らせた値になる。今、φ２の周期をｔ
ｃｙｃとすると、ＤＦＦ一段につき信号は１ｔｃｙｃだ
け遅れるので、入力信号とＱ３の遅延は３ｔｃｙｃとな
る。したがってＡＮＤ７の出力がハイレベルになるため
には、少なくとも３ｔｃｙｃの期間入力信号１のハイレ
ベルが連続する必要がある。同様に、ＮＯＲ８の出力が
ハイレベルになるためには少なくとも３ｔｃｙｃの期間
入力信号１のロウレベルが連続する必要がある。
レベルの期間中に信号をラッチし、その直後のφ２がハ
イレベルの期間中にラッチした信号を出力する。各ＤＦ
Ｆの出力Ｑ１，Ｑ２，Ｑ３は図４に示すようになる。す
なわちＱ１，Ｑ２，Ｑ３の値はそれぞれの前段の出力を
φ２の周期だけ遅らせた値になる。今、φ２の周期をｔ
ｃｙｃとすると、ＤＦＦ一段につき信号は１ｔｃｙｃだ
け遅れるので、入力信号とＱ３の遅延は３ｔｃｙｃとな
る。したがってＡＮＤ７の出力がハイレベルになるため
には、少なくとも３ｔｃｙｃの期間入力信号１のハイレ
ベルが連続する必要がある。同様に、ＮＯＲ８の出力が
ハイレベルになるためには少なくとも３ｔｃｙｃの期間
入力信号１のロウレベルが連続する必要がある。
【０００８】Ｑ１，Ｑ２，Ｑ３の値がすべてハイレベル
になったとき、ＲＳフリップフロップ（以下ＲＳＦＦと
記す）９の出力信号１０はハイレベルにセットされる。
また、Ｑ１，Ｑ２，Ｑ３の値がすべてロウレベルになる
と出力信号１０はロウレベルにリセットされる。
になったとき、ＲＳフリップフロップ（以下ＲＳＦＦと
記す）９の出力信号１０はハイレベルにセットされる。
また、Ｑ１，Ｑ２，Ｑ３の値がすべてロウレベルになる
と出力信号１０はロウレベルにリセットされる。
【０００９】以上のことより、一度出力信号１０がハイ
レベルにセットされると、３ｔｃｙｃ以上の期間に渡っ
てロウレベルを入力しなければ出力信号１０はロウレベ
ルにリセットされることはなく、３ｔｃｙｃより短い時
間ロウレベルが入力されても出力信号１０はハイレベル
のままである。また、一度出力信号１０がロウレベルに
リセットされると、３ｔｃｙｃ以上の期間に渡ってハイ
レベルを入力しなければ出力信号１０はハイレベルにセ
ットされることはなく、３ｔｃｙｃより短い時間ハイレ
ベルが入力されても出力信号１０はロウレベルのままで
ある。つまり、ある入力信号から、３ｔｃｙｃ未満の幅
のパルスを除去できることになる。これを拡張すると、
ｎビットのシフトレジスタではｎｔｃｙｃ未満の幅のパ
ルスを除去できる。
レベルにセットされると、３ｔｃｙｃ以上の期間に渡っ
てロウレベルを入力しなければ出力信号１０はロウレベ
ルにリセットされることはなく、３ｔｃｙｃより短い時
間ロウレベルが入力されても出力信号１０はハイレベル
のままである。また、一度出力信号１０がロウレベルに
リセットされると、３ｔｃｙｃ以上の期間に渡ってハイ
レベルを入力しなければ出力信号１０はハイレベルにセ
ットされることはなく、３ｔｃｙｃより短い時間ハイレ
ベルが入力されても出力信号１０はロウレベルのままで
ある。つまり、ある入力信号から、３ｔｃｙｃ未満の幅
のパルスを除去できることになる。これを拡張すると、
ｎビットのシフトレジスタではｎｔｃｙｃ未満の幅のパ
ルスを除去できる。
【００１０】図５は従来のパルス除去回路をシフトレジ
スタ６段で構成した場合の例である。この回路の動作タ
イミングチャートを図６に示す。前記のように、シフト
レジスタ１段につき信号は１ｔｃｙｃ遅れるので、全体
の信号遅延は６ｔｃｙｃとなる。したがってＲＳＦＦ９
が１にセットされるためには６ｔｃｙｃ以上の期間に渡
って入力信号のハイレベルが連続しなければならず、ま
たＲＳＦＦ９が０にリセットされるためには６ｔｃｙｃ
以上の期間に渡ってロウレベルが連続しなければならな
い。つまりこの例では６ｔｃｙｃ未満の幅のパルスを除
去することができる。
スタ６段で構成した場合の例である。この回路の動作タ
イミングチャートを図６に示す。前記のように、シフト
レジスタ１段につき信号は１ｔｃｙｃ遅れるので、全体
の信号遅延は６ｔｃｙｃとなる。したがってＲＳＦＦ９
が１にセットされるためには６ｔｃｙｃ以上の期間に渡
って入力信号のハイレベルが連続しなければならず、ま
たＲＳＦＦ９が０にリセットされるためには６ｔｃｙｃ
以上の期間に渡ってロウレベルが連続しなければならな
い。つまりこの例では６ｔｃｙｃ未満の幅のパルスを除
去することができる。
【００１１】
【発明が解決しようとする課題】従来のパルス除去回路
では、除去できるパルスの幅を広くする、例えば２倍に
するためにはシフトレジスタの段数を２倍にしなければ
ならない。そのためにパルス除去回路を構成する素子数
が増加し、その占有する面積も大きくなるという欠点が
あった。
では、除去できるパルスの幅を広くする、例えば２倍に
するためにはシフトレジスタの段数を２倍にしなければ
ならない。そのためにパルス除去回路を構成する素子数
が増加し、その占有する面積も大きくなるという欠点が
あった。
【００１２】
【課題を解決するための手段】本発明のパルス除去回路
は、入力信号ラッチと、ｎ個のＤフリップフロップから
構成されるシフトレジスタ（ｎ≧１を満たす整数）と、
前記シフトレジスタの１段目の入力と出力の不一致を検
出する排他的論理和手段と、前記排他的論理和手段の出
力から前記シフトレジスタのサンプリングクロックを生
成する分周回路と、前記シフトレジスタの全段の出力が
１になったことを検出する論理積手段と、前記シフトレ
ジスタの全段の出力が０になったことを検出する論理和
手段と、前記論理積手段の出力をセット入力、前記論理
積手段の出力をリセット入力に接続されたＲＳフリップ
フロップとを有している。
は、入力信号ラッチと、ｎ個のＤフリップフロップから
構成されるシフトレジスタ（ｎ≧１を満たす整数）と、
前記シフトレジスタの１段目の入力と出力の不一致を検
出する排他的論理和手段と、前記排他的論理和手段の出
力から前記シフトレジスタのサンプリングクロックを生
成する分周回路と、前記シフトレジスタの全段の出力が
１になったことを検出する論理積手段と、前記シフトレ
ジスタの全段の出力が０になったことを検出する論理和
手段と、前記論理積手段の出力をセット入力、前記論理
積手段の出力をリセット入力に接続されたＲＳフリップ
フロップとを有している。
【００１３】
【実施例】以下、実施例につき図面を用いて詳述する。
【００１４】図１に、本発明の一実施例の回路図を示
す。入力信号１はクロック同期化用ＤＦＦ２でクロック
φ２に同期化されたあと、クロックφ１，φ２でサンプ
リングするＤＦＦ３とクロックφ１、ＣＬＫでサンプリ
ングするＤＦＦ４〜ＤＦＦ６により遅延される。
す。入力信号１はクロック同期化用ＤＦＦ２でクロック
φ２に同期化されたあと、クロックφ１，φ２でサンプ
リングするＤＦＦ３とクロックφ１、ＣＬＫでサンプリ
ングするＤＦＦ４〜ＤＦＦ６により遅延される。
【００１５】排他的論理和手段（以下ＥＸＮＯＲと記
す）１１はＤＦＦ２とＤＦＦ３の不一致を検出し、ＤＦ
Ｆ１２，ＡＮＤ１３，ＮＯＲ１５，ダイナミックラッチ
１６で構成される１／２分周回路の動作を制御する。
す）１１はＤＦＦ２とＤＦＦ３の不一致を検出し、ＤＦ
Ｆ１２，ＡＮＤ１３，ＮＯＲ１５，ダイナミックラッチ
１６で構成される１／２分周回路の動作を制御する。
【００１６】ＤＦＦ１２は、例えば図８に示すような回
路構成である。
路構成である。
【００１７】１／２分周回路の出力であるＡＮＤ１４
は、ＤＦＦ４〜ＤＦＦ６にサンプリングクロックＣＬＫ
を供給する。
は、ＤＦＦ４〜ＤＦＦ６にサンプリングクロックＣＬＫ
を供給する。
【００１８】ＡＮＤ７はＤＦＦ３〜ＤＦＦ６の出力Ｑ１
〜Ｑ４（以下単にＱ１〜Ｑ４と称す）のオール１を検出
し、ＲＳＦＦ９のセット信号を発生し、ＮＯＲ８はＱ１
〜Ｑ４のオール０を検出し、ＲＳＦＦ９のリセット信号
を発生する。
〜Ｑ４（以下単にＱ１〜Ｑ４と称す）のオール１を検出
し、ＲＳＦＦ９のセット信号を発生し、ＮＯＲ８はＱ１
〜Ｑ４のオール０を検出し、ＲＳＦＦ９のリセット信号
を発生する。
【００１９】以下に本実施例の動作を図２のタイミング
チャートを参照して詳細に説明する。
チャートを参照して詳細に説明する。
【００２０】入力信号１として図２に示すように、時間
Ｔ１で立ち上がり７ｔｃｙｃ後に立ち下がり、時間Ｔ３
で再び立ち上がり６ｔｃｙｃ後に立ち下がるような信号
を入力すると、入力信号１はＤＦＦ２でまずφ２同期の
信号に同期化され、ＤＦＦ３でサンプリングクロックφ
１，φ２の周期である１ｔｃｙｃ期間遅延される。ＤＦ
Ｆ２の出力Ｑ０（以下単にＱ０と称す）と、Ｑ１の不一
致を検出するＥＸＮＯＲ１１の出力Ｘ（以下単にＸと称
す）は、Ｑ０が１になってからＱ１が１になる遅れ１ｔ
ｃｙｃの期間０レベルを出力する。ＡＮＤ１３はＥＸＮ
ＯＲ１１が０になると同時に０になり、１／２分周カウ
ンタ動作を一時停止させる。１／２分周カウンタ動作に
ついて簡単に説明すると、Ｘが１になると１／２ｔｃｙ
ｃ後にＡＮＤ１３が１になり、ダイナミックラッチ１６
で１／２ｔｃｙｃ遅れた後にＮＯＲ１５からＤＦＦ１２
にリセット信号が発生し、さらに１／２ｔｃｙｃ後にＤ
ＦＦ１２の出力Ｑ４は０になり、ＡＮＤ１３は再び０に
戻る。１／２ｔｃｙｃ後にＮＯＲ１５のリセット信号が
解除され、ＤＦＦ１２はＸの１を１ｔｃｙｃ後にＡＮＤ
１３に伝達する。以下、Ｘが１の期間は同じ動作を繰り
返し、ＡＮＤ１４の出力は、図２に示すようにφ２の２
倍の周期のクロックを発生する。１／２ｔｃｙｃ後にＸ
が０になると、ＡＮＤ１３が０、１／２分周カウンタの
出力であるＡＮＤ１４の出力は０、さらに１／２ｔｃｙ
ｃ遅れてＮＯＲ１５は１となり、ＤＦＦ１２のリセット
信号は０となる。
Ｔ１で立ち上がり７ｔｃｙｃ後に立ち下がり、時間Ｔ３
で再び立ち上がり６ｔｃｙｃ後に立ち下がるような信号
を入力すると、入力信号１はＤＦＦ２でまずφ２同期の
信号に同期化され、ＤＦＦ３でサンプリングクロックφ
１，φ２の周期である１ｔｃｙｃ期間遅延される。ＤＦ
Ｆ２の出力Ｑ０（以下単にＱ０と称す）と、Ｑ１の不一
致を検出するＥＸＮＯＲ１１の出力Ｘ（以下単にＸと称
す）は、Ｑ０が１になってからＱ１が１になる遅れ１ｔ
ｃｙｃの期間０レベルを出力する。ＡＮＤ１３はＥＸＮ
ＯＲ１１が０になると同時に０になり、１／２分周カウ
ンタ動作を一時停止させる。１／２分周カウンタ動作に
ついて簡単に説明すると、Ｘが１になると１／２ｔｃｙ
ｃ後にＡＮＤ１３が１になり、ダイナミックラッチ１６
で１／２ｔｃｙｃ遅れた後にＮＯＲ１５からＤＦＦ１２
にリセット信号が発生し、さらに１／２ｔｃｙｃ後にＤ
ＦＦ１２の出力Ｑ４は０になり、ＡＮＤ１３は再び０に
戻る。１／２ｔｃｙｃ後にＮＯＲ１５のリセット信号が
解除され、ＤＦＦ１２はＸの１を１ｔｃｙｃ後にＡＮＤ
１３に伝達する。以下、Ｘが１の期間は同じ動作を繰り
返し、ＡＮＤ１４の出力は、図２に示すようにφ２の２
倍の周期のクロックを発生する。１／２ｔｃｙｃ後にＸ
が０になると、ＡＮＤ１３が０、１／２分周カウンタの
出力であるＡＮＤ１４の出力は０、さらに１／２ｔｃｙ
ｃ遅れてＮＯＲ１５は１となり、ＤＦＦ１２のリセット
信号は０となる。
【００２１】以上のように、Ｘが０になると１／２分周
カウンタは一時動作を停止し、Ｘが１に戻ってから１／
２ｔｃｙｃ期間遅れた後、再び１／２分周動作を開始す
る。１／２分周カウンタ出力であるＡＮＤ１４の出力は
図２のＣＬＫに示すように、Ｑ１が立ち上がってから１
／２ｔｃｙｃ後から２ｔｃｙｃ周期でクロック出力を発
生し、ＤＦＦ４，ＤＦＦ５，ＤＦＦ６ではサンプリング
クロックＣＬＫの周期である２ｔｃｙｃずつ各々入力信
号を遅延させ、最終的にＱ４はＱ０から６ｔｃｙｃ遅れ
て１になる。ＡＮＤ７は、Ｑ１〜Ｑ４がすべて１になっ
たときに一致信号を発生する。今、入力信号幅は７ｔｃ
ｙｃ幅であるので、時間Ｔ２になるとＱ１〜Ｑ４の出力
がすべて１となり、ＡＮＤ７の一致信号が発生し、ＲＳ
ＦＦ９がセットされ、出力信号１０は１になる。入力信
号が０に立ち下がると、ＤＦＦ３〜ＤＦＦ６に７ｔｃｙ
ｃかけて０が転送され、時間Ｔ３でＱ１〜Ｑ４がすべて
０になり、ＮＯＲ８はリセット信号を発生し、ＲＳＦＦ
９はリセットされ、出力信号１０は０になる。出力信号
１０のハイレベル幅は、セット信号とリセット信号の時
間差で決定され、７ｔｃｙｃとなる。次に、時間Ｔ３か
ら６ｔｃｙｃ幅のハイレベルを入力すると、前回同様に
ＤＦＦ２でφ２に同期化されて、ＥＸＮＯＲ１１でＱ０
とＱ１の不一致を判断しＸが０レベルとなり、１／２分
周カウンタの動作を一時停止する。Ｘが１になってから
１／２ｔｃｙｃ後に、１／２分周カウンタは動作を開始
し、ＡＮＤ１４にはシフトクロックＣＬＫが発生する
が、入力信号幅が６ｔｃｙｃ幅なので時間Ｔ４でＱ０が
０になり、Ｑ０，Ｑ１の不一致信号Ｘが０になる。Ｘが
０になると、前述のしたように、１／２分周カウンタが
一時動作を停止して、ＤＦＦ５の信号をＤＦＦ６にシフ
トするための３発目のＣＬＫが発生しない。その為、Ｑ
４は０のままとなり、Ｑ１〜Ｑ４がオール１とならない
ので、ＡＮＤ７からＲＳＦＦ９のセット信号は発生され
ず、出力信号は図２に示すとおり０のままになり、破線
で示すような入力信号が除去された事になる。ＤＦＦ５
の信号をＤＦＦ６にシフトする３発目のＣＬＫは入力信
号が６ｔｃｙｃ以下の場合には発生されないので、入力
信号幅が６ｔｃｙｃ以下の信号は除去できる事になる。
カウンタは一時動作を停止し、Ｘが１に戻ってから１／
２ｔｃｙｃ期間遅れた後、再び１／２分周動作を開始す
る。１／２分周カウンタ出力であるＡＮＤ１４の出力は
図２のＣＬＫに示すように、Ｑ１が立ち上がってから１
／２ｔｃｙｃ後から２ｔｃｙｃ周期でクロック出力を発
生し、ＤＦＦ４，ＤＦＦ５，ＤＦＦ６ではサンプリング
クロックＣＬＫの周期である２ｔｃｙｃずつ各々入力信
号を遅延させ、最終的にＱ４はＱ０から６ｔｃｙｃ遅れ
て１になる。ＡＮＤ７は、Ｑ１〜Ｑ４がすべて１になっ
たときに一致信号を発生する。今、入力信号幅は７ｔｃ
ｙｃ幅であるので、時間Ｔ２になるとＱ１〜Ｑ４の出力
がすべて１となり、ＡＮＤ７の一致信号が発生し、ＲＳ
ＦＦ９がセットされ、出力信号１０は１になる。入力信
号が０に立ち下がると、ＤＦＦ３〜ＤＦＦ６に７ｔｃｙ
ｃかけて０が転送され、時間Ｔ３でＱ１〜Ｑ４がすべて
０になり、ＮＯＲ８はリセット信号を発生し、ＲＳＦＦ
９はリセットされ、出力信号１０は０になる。出力信号
１０のハイレベル幅は、セット信号とリセット信号の時
間差で決定され、７ｔｃｙｃとなる。次に、時間Ｔ３か
ら６ｔｃｙｃ幅のハイレベルを入力すると、前回同様に
ＤＦＦ２でφ２に同期化されて、ＥＸＮＯＲ１１でＱ０
とＱ１の不一致を判断しＸが０レベルとなり、１／２分
周カウンタの動作を一時停止する。Ｘが１になってから
１／２ｔｃｙｃ後に、１／２分周カウンタは動作を開始
し、ＡＮＤ１４にはシフトクロックＣＬＫが発生する
が、入力信号幅が６ｔｃｙｃ幅なので時間Ｔ４でＱ０が
０になり、Ｑ０，Ｑ１の不一致信号Ｘが０になる。Ｘが
０になると、前述のしたように、１／２分周カウンタが
一時動作を停止して、ＤＦＦ５の信号をＤＦＦ６にシフ
トするための３発目のＣＬＫが発生しない。その為、Ｑ
４は０のままとなり、Ｑ１〜Ｑ４がオール１とならない
ので、ＡＮＤ７からＲＳＦＦ９のセット信号は発生され
ず、出力信号は図２に示すとおり０のままになり、破線
で示すような入力信号が除去された事になる。ＤＦＦ５
の信号をＤＦＦ６にシフトする３発目のＣＬＫは入力信
号が６ｔｃｙｃ以下の場合には発生されないので、入力
信号幅が６ｔｃｙｃ以下の信号は除去できる事になる。
【００２２】本実施例では６ｔｃｙｃ以下の幅のパルス
は除去されるが、これを８ｔｃｙｃ以下の幅のパルスを
除去したい場合を考えてみる。従来回路では前述のよう
に除去するパルス幅と同じ段数のシフトレジスタが必要
であり、この場合は８段、つまり８個のＤＦＦが必要で
ある。ところが本実施例ではシフトレジスタ１段につき
２ｔｃｙｃの遅延が生じるため、除去するパルス幅が６
ｔｃｙｃから８ｔｃｙｃに増加してもＤＦＦの増加は１
段ですむ。したがって必要なＤＦＦの数は７個である。
は除去されるが、これを８ｔｃｙｃ以下の幅のパルスを
除去したい場合を考えてみる。従来回路では前述のよう
に除去するパルス幅と同じ段数のシフトレジスタが必要
であり、この場合は８段、つまり８個のＤＦＦが必要で
ある。ところが本実施例ではシフトレジスタ１段につき
２ｔｃｙｃの遅延が生じるため、除去するパルス幅が６
ｔｃｙｃから８ｔｃｙｃに増加してもＤＦＦの増加は１
段ですむ。したがって必要なＤＦＦの数は７個である。
【００２３】次に、さらに除去するパルス幅を広くした
場合、例えば６ｔｃｙｃから１２ｔｃｙｃに増加した場
合を考えてみる。従来回路では前述のように１２個のＤ
ＦＦが必要である。それに対し本発明では、パルス幅の
増加量は１２−６＝６ｔｃｙｃなので６÷２＝３段のＤ
ＦＦ増加ですみ、全体のＤＦＦの個数は９個であり、よ
り本発明の効果は大となる。
場合、例えば６ｔｃｙｃから１２ｔｃｙｃに増加した場
合を考えてみる。従来回路では前述のように１２個のＤ
ＦＦが必要である。それに対し本発明では、パルス幅の
増加量は１２−６＝６ｔｃｙｃなので６÷２＝３段のＤ
ＦＦ増加ですみ、全体のＤＦＦの個数は９個であり、よ
り本発明の効果は大となる。
【００２４】
【発明の効果】以上説明したように本発明のパルス除去
回路は、シフトレジスタのサンプリングクロックをパル
ス除去回路内部で生成することにより、除去するパルス
の幅を広くしてもシフトレジスタの段数の増加は従来回
路よりも少なくてすむ。さらに除去するパルスの幅が広
がるほど本発明の回路のほうがパルス除去回路を構成す
る素子数が少く効果が大となる。したがってパルス除去
回路の占有する面積を小さくすることができる。
回路は、シフトレジスタのサンプリングクロックをパル
ス除去回路内部で生成することにより、除去するパルス
の幅を広くしてもシフトレジスタの段数の増加は従来回
路よりも少なくてすむ。さらに除去するパルスの幅が広
がるほど本発明の回路のほうがパルス除去回路を構成す
る素子数が少く効果が大となる。したがってパルス除去
回路の占有する面積を小さくすることができる。
【図１】本発明の一実施例を表わす図である。
【図２】本発明の実施例における動作タイミングチャー
トである。
トである。
【図３】従来のパルス除去回路を表わす図である。
【図４】従来のパルス除去回路における動作タイミング
チャートである。
チャートである。
【図５】従来のパルス除去回路のシフトレジスタを６段
構成にした場合の例である。
構成にした場合の例である。
【図６】図５の回路の動作タイミングチャートである。
【図７】Ｄフリップフロップの回路例である。
【図８】リセット付きＤフリップフロップの回路例であ
る。
る。
【図９】φ１，φ２と基準クロックの関係を表わす図で
ある。
ある。
Claims (1)
- 【請求項１】 入力信号からある一定幅以下のパルスを
除去するパルス除去回路において、入力信号ラッチと、
ｎ個のＤフリップフロップから構成されるシフトレジス
タ（ｎ≧１を満たす整数）と、前記シフトレジスタの１
段目の入力と出力の不一致を検出する排他的論理和手段
と、前記排他的論理和手段の出力から前記シフトレジス
タのサンプリングクロックを生成する分周回路と、前記
シフトレジスタの全段の出力が１になったことを検出す
る論理積手段と、前記シフトレジスタの全段の出力が０
になったことを検出する論理和手段と、前記論理積手段
の出力をセット入力、前記論理積手段の出力をリセット
入力に接続されたＲＳフリップフロップとを有するパル
ス除去回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110037A JP2692415B2 (ja) | 1991-05-15 | 1991-05-15 | パルス除去回路 |
| US07/879,310 US5225715A (en) | 1991-05-15 | 1992-05-07 | Narrow pulse eliminating circuit through transmission of input pulse signal using wide clock pulse |
| DE69209887T DE69209887T2 (de) | 1991-05-15 | 1992-05-07 | Pulsunterscheidungsschaltung zum Eliminieren schmaler Impulse |
| EP92107722A EP0514714B1 (en) | 1991-05-15 | 1992-05-07 | Pulse discriminating circuit for eliminating narrow pulses |
| KR1019920008232A KR960010388B1 (ko) | 1991-05-15 | 1992-05-15 | 펄스 판별 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110037A JP2692415B2 (ja) | 1991-05-15 | 1991-05-15 | パルス除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04337917A JPH04337917A (ja) | 1992-11-25 |
| JP2692415B2 true JP2692415B2 (ja) | 1997-12-17 |
Family
ID=14525515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110037A Expired - Fee Related JP2692415B2 (ja) | 1991-05-15 | 1991-05-15 | パルス除去回路 |
Country Status (5)
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