JP2682520B2 - エッジ検出回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は信号の立上りまたは
立下りのエッジを検出するエッジ検出回路に関する。
立下りのエッジを検出するエッジ検出回路に関する。
【０００２】
【従来の技術】従来のエッジ検出回路の一例を図５に示
す。この回路は、Ｄ−フリップフロップ（以下Ｄ−ＦＦ
という）１１〜１４、ＡＮＤ回路４１〜４３、ＯＲ回路
６１より構成される。まずＡＮＤ回路４３に入力信号Ｉ
Ｎとエッジ検出信号ＥＮが入力され、クロックＣＬＫに
同期して、順次Ｄ−ＦＦ１１〜１４から出力される。Ａ
ＮＤ回路４１には、Ｄ−ＦＦ１１〜１３の出力とＤ−Ｆ
Ｆ１４の反転出力とが入力され、ＡＮＤ回路４２には、
Ｄ−ＦＦ１１〜１３の反転出力とＤ−ＦＦ１４の出力と
が入力される。エッジ検出制御信号ＥＮは、クロックに
同期した信号で、これが１のときエッジ検出状態、０の
ときエッジ非検出状態を示す信号である。
す。この回路は、Ｄ−フリップフロップ（以下Ｄ−ＦＦ
という）１１〜１４、ＡＮＤ回路４１〜４３、ＯＲ回路
６１より構成される。まずＡＮＤ回路４３に入力信号Ｉ
Ｎとエッジ検出信号ＥＮが入力され、クロックＣＬＫに
同期して、順次Ｄ−ＦＦ１１〜１４から出力される。Ａ
ＮＤ回路４１には、Ｄ−ＦＦ１１〜１３の出力とＤ−Ｆ
Ｆ１４の反転出力とが入力され、ＡＮＤ回路４２には、
Ｄ−ＦＦ１１〜１３の反転出力とＤ−ＦＦ１４の出力と
が入力される。エッジ検出制御信号ＥＮは、クロックに
同期した信号で、これが１のときエッジ検出状態、０の
ときエッジ非検出状態を示す信号である。
【０００３】エッジ検出制御信号ＥＮが１のとき、入力
信号ＩＮが０から１になると、Ｄ−ＦＦ１１〜１４の出
力も順次０から１になり、Ｄ−ＦＦ１４の出力だけが０
のとき、立上りエッジとして検出される。同様に、入力
信号ＩＮが１から０になると、立下りエッジとして検出
される。
信号ＩＮが０から１になると、Ｄ−ＦＦ１１〜１４の出
力も順次０から１になり、Ｄ−ＦＦ１４の出力だけが０
のとき、立上りエッジとして検出される。同様に、入力
信号ＩＮが１から０になると、立下りエッジとして検出
される。
【０００４】図６は図５のエッジ検出回路のエッジ検出
制御信号ＥＮを変化させたときの動作を示すタイミング
チャートである。入力信号ＩＮが１のとき、エッジ検出
制御信号ＥＮが０から１に変化すると、クロックＣＬＫ
の立上りでＤ−ＦＦ１１〜１４の出力が順次０から１に
変化する。Ｄ−ＦＦ１１〜１３の出力が１でＤ−ＦＦ１
４の出力が０のとき、ＡＮＤ回路４１の出力、すなわち
立上りエッジ検出信号が１となってしまう。
制御信号ＥＮを変化させたときの動作を示すタイミング
チャートである。入力信号ＩＮが１のとき、エッジ検出
制御信号ＥＮが０から１に変化すると、クロックＣＬＫ
の立上りでＤ−ＦＦ１１〜１４の出力が順次０から１に
変化する。Ｄ−ＦＦ１１〜１３の出力が１でＤ−ＦＦ１
４の出力が０のとき、ＡＮＤ回路４１の出力、すなわち
立上りエッジ検出信号が１となってしまう。
【０００５】次に、エッジ検出信号ＥＮが１から０に変
化すると、クロックＣＬＫの立上りでＤ−ＦＦ１１〜１
４の出力が順次１から０に変化する。Ｄ−ＦＦ１１〜１
３の出力が０でＤ−ＦＦ１４の出力が１のとき、ＡＮＤ
回路４２の出力、すなわち立下りエッジ検出信号が１と
なってしまう。
化すると、クロックＣＬＫの立上りでＤ−ＦＦ１１〜１
４の出力が順次１から０に変化する。Ｄ−ＦＦ１１〜１
３の出力が０でＤ−ＦＦ１４の出力が１のとき、ＡＮＤ
回路４２の出力、すなわち立下りエッジ検出信号が１と
なってしまう。
【０００６】このようにエッジ検出制御信号の変化を入
力信号のエッジとして検出されてしまわないように構成
されているエッジ検出回路の一構成例を図７に示す。こ
の回路は、Ｄ−ＦＦ１１〜１４、ＡＮＤ回路４１、４
２、ＯＲ回路６１より構成される。入力信号ＩＮがクロ
ックＣＬＫに同期して、順次Ｄ−ＦＦ１１〜１４から出
力される。ＡＮＤ回路４１には、Ｄ−ＦＦ１１〜１３の
出力、Ｄ−ＦＦ１４の反転出力、エッジ検出制御信号Ｅ
Ｎが入力され、ＡＮＤ回路４２には、Ｄ−ＦＦ１１〜１
３の反転出力、Ｄ−ＦＦ１４の出力、エッジ検出制御信
号ＥＮが入力される。
力信号のエッジとして検出されてしまわないように構成
されているエッジ検出回路の一構成例を図７に示す。こ
の回路は、Ｄ−ＦＦ１１〜１４、ＡＮＤ回路４１、４
２、ＯＲ回路６１より構成される。入力信号ＩＮがクロ
ックＣＬＫに同期して、順次Ｄ−ＦＦ１１〜１４から出
力される。ＡＮＤ回路４１には、Ｄ−ＦＦ１１〜１３の
出力、Ｄ−ＦＦ１４の反転出力、エッジ検出制御信号Ｅ
Ｎが入力され、ＡＮＤ回路４２には、Ｄ−ＦＦ１１〜１
３の反転出力、Ｄ−ＦＦ１４の出力、エッジ検出制御信
号ＥＮが入力される。
【０００７】図８は図７のエッジ検出回路のエッジ検出
動作を示すタイミングチャートである。エッジ検出制御
信号ＥＮが１すなわちエッジ検出状態のとき、入力信号
ＩＮが０から１に変化する。Ｄ−ＦＦ１１〜１３の出力
が１で、Ｄ−ＦＦ１４の出力が０のとき、ＡＮＤ回路４
１の出力、すなわち立上りエッジ検出信号が１となる。
動作を示すタイミングチャートである。エッジ検出制御
信号ＥＮが１すなわちエッジ検出状態のとき、入力信号
ＩＮが０から１に変化する。Ｄ−ＦＦ１１〜１３の出力
が１で、Ｄ−ＦＦ１４の出力が０のとき、ＡＮＤ回路４
１の出力、すなわち立上りエッジ検出信号が１となる。
【０００８】次に、入力信号ＩＮが１から０に変化する
と、クロックＣＬＫの立ち上がりで、Ｄ−ＦＦ１１〜１
４の出力が順次１から０に変化するが、Ｄ−ＦＦ１１〜
１３の出力が０でＤ−ＦＦ１４の出力が１のとき、エッ
ジ検出制御信号ＥＮが０、すなわちエッジ非検出状態と
なっているので、ＡＮＤ回路４２の出力、すなわち立ち
下がりエッジ検出信号は１とならない。
と、クロックＣＬＫの立ち上がりで、Ｄ−ＦＦ１１〜１
４の出力が順次１から０に変化するが、Ｄ−ＦＦ１１〜
１３の出力が０でＤ−ＦＦ１４の出力が１のとき、エッ
ジ検出制御信号ＥＮが０、すなわちエッジ非検出状態と
なっているので、ＡＮＤ回路４２の出力、すなわち立ち
下がりエッジ検出信号は１とならない。
【０００９】
【発明が解決しようとする課題】しかし、これら従来の
回路は、エッジ検出信号ＯＵＴが１となるときにエッジ
検出制御信号ＥＮを切り換えると、エッジ検出信号ＯＵ
Ｔにノイズを出力してしまう場合がある。
回路は、エッジ検出信号ＯＵＴが１となるときにエッジ
検出制御信号ＥＮを切り換えると、エッジ検出信号ＯＵ
Ｔにノイズを出力してしまう場合がある。
【００１０】このときのタイミングチャートを図９に示
す。入力信号ＩＮが０から１に変化し、Ｄ−ＦＦ１４の
出力が１となるときに、エッジ検出制御信号ＥＮが０か
ら１に変化すると、Ｄ−ＦＦ１４の出力がエッジ検出制
御信号ＥＮよりも遅れてＡＮＤ回路４１、４２に入力さ
れた場合、エッジ検出信号ＯＵＴにノイズを出力してし
まう。
す。入力信号ＩＮが０から１に変化し、Ｄ−ＦＦ１４の
出力が１となるときに、エッジ検出制御信号ＥＮが０か
ら１に変化すると、Ｄ−ＦＦ１４の出力がエッジ検出制
御信号ＥＮよりも遅れてＡＮＤ回路４１、４２に入力さ
れた場合、エッジ検出信号ＯＵＴにノイズを出力してし
まう。
【００１１】また、入力信号ＩＮが１から０に変化し、
Ｄ−ＦＦ１３の出力が０となるときに、エッジ検出制御
信号ＥＮが１から０に変化すると、エッジ検出制御信号
ＥＮが、Ｄ−ＦＦ１３の出力よりも遅れてＡＮＤ回路４
１、４２に入力された場合にもエッジ検出信号ＯＵＴの
ノイズを出力してしまう。さらに、エッジ非検出状態で
もＤ−ＦＦが動作するので、消費電力が大きくなるとい
う問題点もあった。
Ｄ−ＦＦ１３の出力が０となるときに、エッジ検出制御
信号ＥＮが１から０に変化すると、エッジ検出制御信号
ＥＮが、Ｄ−ＦＦ１３の出力よりも遅れてＡＮＤ回路４
１、４２に入力された場合にもエッジ検出信号ＯＵＴの
ノイズを出力してしまう。さらに、エッジ非検出状態で
もＤ−ＦＦが動作するので、消費電力が大きくなるとい
う問題点もあった。
【００１２】この例と類似した技術として特開昭６３−
３７７１０号公報に示す回路がある。この回路は、Ｄ−
ＦＦを複数持つ代わりに、タイマーを使用し外部端子に
エッジ検出制御信号を持たないので、ノイズの問題はな
いが、エッジ非検出状態でもタイマーが動作しており、
消費電力が大きくなるという問題点はあった。
３７７１０号公報に示す回路がある。この回路は、Ｄ−
ＦＦを複数持つ代わりに、タイマーを使用し外部端子に
エッジ検出制御信号を持たないので、ノイズの問題はな
いが、エッジ非検出状態でもタイマーが動作しており、
消費電力が大きくなるという問題点はあった。
【００１３】本発明の目的は、エッジ検出制御信号で入
力信号を受けるＤ−ＦＦをセットまたはリセットするこ
とにより、エッジ検出制御信号を変化させても、誤った
検出信号やノイズを抑え、またエッジ非検出状態でＤ−
ＦＦを動作させないようにして消費電力を抑えたエッジ
検出回路を提供することにある。
力信号を受けるＤ−ＦＦをセットまたはリセットするこ
とにより、エッジ検出制御信号を変化させても、誤った
検出信号やノイズを抑え、またエッジ非検出状態でＤ−
ＦＦを動作させないようにして消費電力を抑えたエッジ
検出回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の構成は、入力信
号の立上りまたは立下りを検出するエッジ検出回路にお
いて、４個以上のＤ−フリップフロップをｎ個直列に接
続し前記入力信号を１番目のＤ−フリップフロップに入
力した第１のＤ−フリップフロップ群と、エッジ検出を
行うか否かを指示するエッジ検出制御信号を受けＤ−フ
リップフロップを２個直列に接続した第２のＤ−フリッ
プフロップ群と、前記第１群のＤ−フリップフロップの
１段目の出力と前記第２群のＤ−フリップフロップの１
段目の反転出力およびその２段目の出力とを入力とする
ＡＮＤ回路と、このＡＮＤ回路の出力を受ける第３のＤ
−フリップフロップとを有し、前記エッジ検出制御信号
を前記第１群のＤ−フリップフロップの１段目のリセッ
ト端子に入力し、前記第２群のＤ−フリップフロップの
１段目の出力を前記第１群のＤ−フリップフロップのｎ
段目のリセット端子に入力し、前記第３のＤ−フリップ
フロップの出力を前記第１群のＤ−フリップフロップの
ｎ−１段目のセット端子とｎ段目のセット端子に入力す
ることを特徴とする。
号の立上りまたは立下りを検出するエッジ検出回路にお
いて、４個以上のＤ−フリップフロップをｎ個直列に接
続し前記入力信号を１番目のＤ−フリップフロップに入
力した第１のＤ−フリップフロップ群と、エッジ検出を
行うか否かを指示するエッジ検出制御信号を受けＤ−フ
リップフロップを２個直列に接続した第２のＤ−フリッ
プフロップ群と、前記第１群のＤ−フリップフロップの
１段目の出力と前記第２群のＤ−フリップフロップの１
段目の反転出力およびその２段目の出力とを入力とする
ＡＮＤ回路と、このＡＮＤ回路の出力を受ける第３のＤ
−フリップフロップとを有し、前記エッジ検出制御信号
を前記第１群のＤ−フリップフロップの１段目のリセッ
ト端子に入力し、前記第２群のＤ−フリップフロップの
１段目の出力を前記第１群のＤ−フリップフロップのｎ
段目のリセット端子に入力し、前記第３のＤ−フリップ
フロップの出力を前記第１群のＤ−フリップフロップの
ｎ−１段目のセット端子とｎ段目のセット端子に入力す
ることを特徴とする。
【００１５】
【発明の実施の形態】図面を参照して本発明の実施形態
を以下に説明する。図１は本発明のエッジ検出回路の第
１の実施形態を示す回路図である。このエッジ検出回路
は、Ｄ−ＦＦ１１〜１４、２１、２２、３１、ＡＮＤ回
路４１、４２、５１、ＯＲ回路６１より構成されてい
る。Ｄ−ＦＦ１１〜１４、２１、２２はクロックＣＬＫ
の立上り同期、Ｄ−ＦＦ３１はクロックＣＬＫの立下り
同期で動作し、またＤ−ＦＦ１１はリセット付きＦＦ、
Ｄ−ＦＦ１３はセット付きＦＦ、Ｄ−ＦＦ１４はセッ
ト、リセット付きＦＦである。
を以下に説明する。図１は本発明のエッジ検出回路の第
１の実施形態を示す回路図である。このエッジ検出回路
は、Ｄ−ＦＦ１１〜１４、２１、２２、３１、ＡＮＤ回
路４１、４２、５１、ＯＲ回路６１より構成されてい
る。Ｄ−ＦＦ１１〜１４、２１、２２はクロックＣＬＫ
の立上り同期、Ｄ−ＦＦ３１はクロックＣＬＫの立下り
同期で動作し、またＤ−ＦＦ１１はリセット付きＦＦ、
Ｄ−ＦＦ１３はセット付きＦＦ、Ｄ−ＦＦ１４はセッ
ト、リセット付きＦＦである。
【００１６】Ｄ−ＦＦ１１〜１４は入力信号ＩＮを受
け、ＡＮＤ回路４１はＤ−ＦＦ１１〜１３の出力とＤ−
ＦＦ１４の反転出力とを入力し、ＡＮＤ回路４２はＤ−
ＦＦ１１〜１３の反転出力とＤ−ＦＦ１４の出力とを入
力する。Ｄ−ＦＦ２１、２２はエッジ検出制御信号ＥＮ
Ｂを受け、ＡＮＤ回路５１はＤ−ＦＦ１１、２２の出力
とＤ−ＦＦ２１の反転出力とを入力し、Ｄ−ＦＦ３１は
ＡＮＤ回路５１の出力を入力する。また、エッジ検出信
号ＥＮＢをＤ−ＦＦ１１のリセット端子に入力し、Ｄ−
ＦＦ２１の出力をＤ−ＦＦ１４のリセット端子に入力
し、Ｄ−ＦＦ３１の出力をＤ−ＦＦ１３、１４のセット
端子に入力する。エッジ検出制御信号ＥＮＢは、クロッ
クに同期した信号で、これが０のときエッジ検出状態、
１のときエッジ非検出状態を示す信号である。
け、ＡＮＤ回路４１はＤ−ＦＦ１１〜１３の出力とＤ−
ＦＦ１４の反転出力とを入力し、ＡＮＤ回路４２はＤ−
ＦＦ１１〜１３の反転出力とＤ−ＦＦ１４の出力とを入
力する。Ｄ−ＦＦ２１、２２はエッジ検出制御信号ＥＮ
Ｂを受け、ＡＮＤ回路５１はＤ−ＦＦ１１、２２の出力
とＤ−ＦＦ２１の反転出力とを入力し、Ｄ−ＦＦ３１は
ＡＮＤ回路５１の出力を入力する。また、エッジ検出信
号ＥＮＢをＤ−ＦＦ１１のリセット端子に入力し、Ｄ−
ＦＦ２１の出力をＤ−ＦＦ１４のリセット端子に入力
し、Ｄ−ＦＦ３１の出力をＤ−ＦＦ１３、１４のセット
端子に入力する。エッジ検出制御信号ＥＮＢは、クロッ
クに同期した信号で、これが０のときエッジ検出状態、
１のときエッジ非検出状態を示す信号である。
【００１７】エッジ検出制御信号ＥＮＢが１になるとＤ
−ＦＦ１１がリセットされ、次のクロックＣＬＫの立上
りに同期して、Ｄ−ＦＦ１４がリセットされる。Ｄ−Ｆ
Ｆ１１の出力が１のとき、エッジ検出制御信号ＥＮＢの
立下りエッジをＤ−ＦＦ２１、２２、ＡＮＤ回路５１で
検出し、クロックＣＬＫの立下りでＤ−ＦＦ３１の出力
が１になり、Ｄ−ＦＦ１３、１４をセットする。
−ＦＦ１１がリセットされ、次のクロックＣＬＫの立上
りに同期して、Ｄ−ＦＦ１４がリセットされる。Ｄ−Ｆ
Ｆ１１の出力が１のとき、エッジ検出制御信号ＥＮＢの
立下りエッジをＤ−ＦＦ２１、２２、ＡＮＤ回路５１で
検出し、クロックＣＬＫの立下りでＤ−ＦＦ３１の出力
が１になり、Ｄ−ＦＦ１３、１４をセットする。
【００１８】図２は図１のエッジ検出回路における入力
信号ＩＮが１のとき、エッジ検出制御信号ＥＮＢを変化
させたときのタイミングチャートである。入力信号ＩＮ
が１のとき、エッジ検出制御信号ＥＮＢが１から０、す
なわちエッジ検出状態になると、１クロック間、Ｄ−Ｆ
Ｆ２１の出力が０でＤ−ＦＦ２２の出力が１となり、Ａ
ＮＤ回路２３の出力が１となる。その半クロック後に、
Ｄ−ＦＦ３１の出力が１となってＤ−ＦＦ１３、１４を
セットする。次のクロックＣＬＫの立上りＡで、Ｄ−Ｆ
Ｆ１２の出力が１となる。これによりエッジ検出状態に
切換ったときに、立上りエッジ検出とならないように、
Ｄ−ＦＦ１１〜１４の出力を１に変えることができる。
信号ＩＮが１のとき、エッジ検出制御信号ＥＮＢを変化
させたときのタイミングチャートである。入力信号ＩＮ
が１のとき、エッジ検出制御信号ＥＮＢが１から０、す
なわちエッジ検出状態になると、１クロック間、Ｄ−Ｆ
Ｆ２１の出力が０でＤ−ＦＦ２２の出力が１となり、Ａ
ＮＤ回路２３の出力が１となる。その半クロック後に、
Ｄ−ＦＦ３１の出力が１となってＤ−ＦＦ１３、１４を
セットする。次のクロックＣＬＫの立上りＡで、Ｄ−Ｆ
Ｆ１２の出力が１となる。これによりエッジ検出状態に
切換ったときに、立上りエッジ検出とならないように、
Ｄ−ＦＦ１１〜１４の出力を１に変えることができる。
【００１９】また、エッジ検出制御信号ＥＮＢが０から
１、すなわちエッジ非検出状態になると、まずＤ−ＦＦ
１１をリセットし、クロックＣＬＫの立上りＢで、Ｄ−
ＦＦ１２の出力が０、Ｄ−ＦＦ２１の出力が１になり、
Ｄ−ＦＦ１４がリセットする。次のクロックＣＬＫの立
上りＣで、Ｄ−ＦＦ１３の出力が０となる。これにより
エッジ非検出状態に切換ったときに、立下りエッジ検出
とならないようにＤ−ＦＦ１１〜１４の出力を０に変え
ることができる。
１、すなわちエッジ非検出状態になると、まずＤ−ＦＦ
１１をリセットし、クロックＣＬＫの立上りＢで、Ｄ−
ＦＦ１２の出力が０、Ｄ−ＦＦ２１の出力が１になり、
Ｄ−ＦＦ１４がリセットする。次のクロックＣＬＫの立
上りＣで、Ｄ−ＦＦ１３の出力が０となる。これにより
エッジ非検出状態に切換ったときに、立下りエッジ検出
とならないようにＤ−ＦＦ１１〜１４の出力を０に変え
ることができる。
【００２０】図３は図１のエッジ検出回路のエッジ検出
動作を示すタイミングチャートである。エッジ検出制御
信号ＥＮＢが０のとき、入力信号ＩＮが０から１に変化
すると、クロックＣＬＫの立上りで、Ｄ−ＦＦ１１〜１
４の出力が順次０から１に変化する。Ｄ−ＦＦ１１〜１
３の出力が１でＤ−ＦＦ１４の出力が０のとき、ＡＮＤ
回路４１の出力、すなわち立上りエッジ検出信号が１と
なる。
動作を示すタイミングチャートである。エッジ検出制御
信号ＥＮＢが０のとき、入力信号ＩＮが０から１に変化
すると、クロックＣＬＫの立上りで、Ｄ−ＦＦ１１〜１
４の出力が順次０から１に変化する。Ｄ−ＦＦ１１〜１
３の出力が１でＤ−ＦＦ１４の出力が０のとき、ＡＮＤ
回路４１の出力、すなわち立上りエッジ検出信号が１と
なる。
【００２１】次に、エッジ検出制御信号ＥＮＢが１のと
き、入力信号ＩＮが１から０に変化してもすでにＤ−Ｆ
Ｆ１１〜１４の出力が０になっているので、Ｄ−ＦＦ１
１〜１４は動作せず、ＡＮＤ回路４２の出力、すなわち
立下りエッジ検出信号は１とならない。エッジ検出制御
信号ＥＮＢが０であれば、立上りエッジ検出と同様に、
立下りエッジ検出信号が１となる。従って、エッジ検出
制御信号ＥＮＢが１のときは、入力信号ＩＮが変化して
もＤ−ＦＦ１１〜１４が動作しないので消費電力を削減
することができる。
き、入力信号ＩＮが１から０に変化してもすでにＤ−Ｆ
Ｆ１１〜１４の出力が０になっているので、Ｄ−ＦＦ１
１〜１４は動作せず、ＡＮＤ回路４２の出力、すなわち
立下りエッジ検出信号は１とならない。エッジ検出制御
信号ＥＮＢが０であれば、立上りエッジ検出と同様に、
立下りエッジ検出信号が１となる。従って、エッジ検出
制御信号ＥＮＢが１のときは、入力信号ＩＮが変化して
もＤ−ＦＦ１１〜１４が動作しないので消費電力を削減
することができる。
【００２２】図４は本発明のエッジ検出回路の第２の実
施形態を示す回路図である。このエッジ検出回路の構成
が、図１の回路と異なる点は、入力信号を受けるＤ−Ｆ
Ｆをｎ個に増やし、立下りエッジを検出するＡＮＤ回路
４２と、ＯＲ回路６１を削減したことである。本実施形
態の動作は第１の実施形態と同様であり、受付ける入力
信号ＩＮの幅がｎ−１クロック以上となる。
施形態を示す回路図である。このエッジ検出回路の構成
が、図１の回路と異なる点は、入力信号を受けるＤ−Ｆ
Ｆをｎ個に増やし、立下りエッジを検出するＡＮＤ回路
４２と、ＯＲ回路６１を削減したことである。本実施形
態の動作は第１の実施形態と同様であり、受付ける入力
信号ＩＮの幅がｎ−１クロック以上となる。
【００２３】なお、これらの実施形態では、立上りエッ
ジのみ検出するが、立下りエッジのみ検出する場合や両
エッジを検出する場合にも適用される。
ジのみ検出するが、立下りエッジのみ検出する場合や両
エッジを検出する場合にも適用される。
【００２４】
【発明の効果】以上説明したように、本発明のエッジ検
出回路は、入力信号を受ける４個以上ｎ個の第１群のＤ
−ＦＦと、エッジ検出制御信号を受ける２個の第２群の
Ｄ−ＦＦと、前記第１群のＤ−ＦＦの１段目の出力と前
記第２群のＤ−ＦＦの１段目の反転出力と２段目の出力
を入力とするＡＮＤ回路と、前記ＡＮＤ回路の出力を受
ける第３群のＤ−ＦＦとを有し、前記エッジ検出制御信
号を前記第１群のＤ−ＦＦの１段目のリセット端子に入
力し、前記第２群のＤ−ＦＦの１段目の出力を前記第１
群のＤ−ＦＦのｎ段目のリセット端子に入力し、前記第
３群のＤ−ＦＦの出力を前記第１群のＤ−ＦＦのｎ−１
段目のセット端子とｎ段目のセット端子に入力すること
により、エッジ検出制御信号を変化させても誤った検出
信号やノイズを抑え、またエッジ非検出状態でＤ−ＦＦ
を動作させずに消費電力を抑えることができるという効
果を有する。
出回路は、入力信号を受ける４個以上ｎ個の第１群のＤ
−ＦＦと、エッジ検出制御信号を受ける２個の第２群の
Ｄ−ＦＦと、前記第１群のＤ−ＦＦの１段目の出力と前
記第２群のＤ−ＦＦの１段目の反転出力と２段目の出力
を入力とするＡＮＤ回路と、前記ＡＮＤ回路の出力を受
ける第３群のＤ−ＦＦとを有し、前記エッジ検出制御信
号を前記第１群のＤ−ＦＦの１段目のリセット端子に入
力し、前記第２群のＤ−ＦＦの１段目の出力を前記第１
群のＤ−ＦＦのｎ段目のリセット端子に入力し、前記第
３群のＤ−ＦＦの出力を前記第１群のＤ−ＦＦのｎ−１
段目のセット端子とｎ段目のセット端子に入力すること
により、エッジ検出制御信号を変化させても誤った検出
信号やノイズを抑え、またエッジ非検出状態でＤ−ＦＦ
を動作させずに消費電力を抑えることができるという効
果を有する。
【００２５】また、本発明のエッジ検出回路は、入力信
号に２つ以上の機能を持たせる場合にも有効である。例
えば、割り込み信号と入力データ信号とを兼用する場
合、割り込み信号として使う時はエッジ検出状態にし、
入力データ信号として使う時はエッジ非検出状態とする
ことにより上記と同様の効果が得られる。
号に２つ以上の機能を持たせる場合にも有効である。例
えば、割り込み信号と入力データ信号とを兼用する場
合、割り込み信号として使う時はエッジ検出状態にし、
入力データ信号として使う時はエッジ非検出状態とする
ことにより上記と同様の効果が得られる。
【図１】本発明のエッジ検出回路の第１の実施形態を示
す回路図である。
す回路図である。
【図２】図１のエッジ検出回路のエッジ検出制御信号Ｅ
ＮＢを変化させたときのタイミングチャートである。
ＮＢを変化させたときのタイミングチャートである。
【図３】図１のエッジ検出回路のエッジ検出動作を示す
タイミングチャートである。
タイミングチャートである。
【図４】本発明の第２の実施形態を示す回路図である。
【図５】従来のエッジ検出回路の一例の回路図である。
【図６】図５のエッジ検出回路のエッジ検出制御信号Ｅ
Ｎを変化させたときのタイミングチャートである。
Ｎを変化させたときのタイミングチャートである。
【図７】従来のエッジ検出回路の第２例の回路図であ
る。
る。
【図８】図７のエッジ検出回路のエッジ検出動作を示す
タイミングチャートである。
タイミングチャートである。
【図９】図７のエッジ検出回路のノイズが出力されると
きのタイミングチャートである。
きのタイミングチャートである。
１１〜１ｎ、２１、２２ Ｄ−フリップフロップ（ク
ロック立ち上がり同期） ３１ Ｄ−フリップフロップ（クロック立ち下がり同
期） ４１、４２、４３、５１ ＡＮＤ回路 ６１ ＯＲ回路
ロック立ち上がり同期） ３１ Ｄ−フリップフロップ（クロック立ち下がり同
期） ４１、４２、４３、５１ ＡＮＤ回路 ６１ ＯＲ回路
Claims (3)
- 【請求項１】 入力信号の立上りまたは立下りを検出す
るエッジ検出回路において、４個以上のＤ−フリップフ
ロップをｎ個直列に接続し前記入力信号を１番目のＤ−
フリップフロップに入力した第１のＤ−フリップフロッ
プ群と、エッジ検出を行うか否かを指示するエッジ検出
制御信号を受けＤ−フリップフロップを２個直列に接続
した第２のＤ−フリップフロップ群と、前記第１群のＤ
−フリップフロップの１段目の出力と前記第２群のＤ−
フリップフロップの１段目の反転出力およびその２段目
の出力とを入力とするＡＮＤ回路と、このＡＮＤ回路の
出力を受ける第３のＤ−フリップフロップとを有し、前
記エッジ検出制御信号を前記第１群のＤ−フリップフロ
ップの１段目のリセット端子に入力し、前記第２群のＤ
−フリップフロップの１段目の出力を前記第１群のＤ−
フリップフロップのｎ段目のリセット端子に入力し、前
記第３のＤ−フリップフロップの出力を前記第１群のＤ
−フリップフロップのｎ−１段目のセット端子とｎ段目
のセット端子に入力することを特徴とするエッジ検出回
路。 - 【請求項２】 第１群のＤ−フリップフロップの１段目
からｎ−１段目の出力とそのｎ段目の反転出力とを入力
とするＡＮＤ回路と、前記第１群のＤ−フリップフロッ
プの１段目からｎ−１段目の反転出力とそのｎ段目の出
力とを入力とするＡＮＤ回路とのいずれかまたは両方を
エッジ検出信号として出力する請求項１記載のエッジ検
出回路。 - 【請求項３】 ｎが４である請求項１または請求項２記
載のエッジ検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251552A JP2682520B2 (ja) | 1995-09-28 | 1995-09-28 | エッジ検出回路 |
| KR1019960042487A KR100187695B1 (ko) | 1995-09-28 | 1996-09-25 | 검출 에러없이 입력신호의 에지를 검출하기 위한 에지 검출 회로 |
| US08/723,960 US5732090A (en) | 1995-09-28 | 1996-09-26 | Edge detection circuit for detecting edge of input signal without erroneous detection |
| DE69630853T DE69630853T2 (de) | 1995-09-28 | 1996-09-26 | Flankenerfassungsschaltkreis mit verbesserter Erfassungszuverlässigkeit |
| EP96115429A EP0766392B1 (en) | 1995-09-28 | 1996-09-26 | Edge detection circuit with improved detection reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251552A JP2682520B2 (ja) | 1995-09-28 | 1995-09-28 | エッジ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993099A JPH0993099A (ja) | 1997-04-04 |
| JP2682520B2 true JP2682520B2 (ja) | 1997-11-26 |
Family
ID=17224532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7251552A Expired - Fee Related JP2682520B2 (ja) | 1995-09-28 | 1995-09-28 | エッジ検出回路 |
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| US (1) | US5732090A (ja) |
| EP (1) | EP0766392B1 (ja) |
| JP (1) | JP2682520B2 (ja) |
| KR (1) | KR100187695B1 (ja) |
| DE (1) | DE69630853T2 (ja) |
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|---|---|---|---|---|
| CN101145152B (zh) | 2006-09-14 | 2010-08-11 | 国际商业机器公司 | 在特定上下文内自动精细化本体的系统和方法 |
| US8400188B2 (en) * | 2008-03-16 | 2013-03-19 | Nxp B.V. | Methods, systems and arrangements for edge detection |
| CN103595418B (zh) * | 2012-08-13 | 2017-12-19 | 上海华虹集成电路有限责任公司 | 解码读卡器发送的type a 847k数据速率信号的解码器 |
Family Cites Families (5)
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| US4585997A (en) * | 1983-12-08 | 1986-04-29 | Televideo Systems, Inc. | Method and apparatus for blanking noise present in an alternating electrical signal |
| JPS6337710A (ja) * | 1986-07-31 | 1988-02-18 | Rohm Co Ltd | 不要信号による誤動作防止回路 |
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| US5805632A (en) * | 1992-11-19 | 1998-09-08 | Cirrus Logic, Inc. | Bit rate doubler for serial data transmission or storage |
-
1995
- 1995-09-28 JP JP7251552A patent/JP2682520B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-25 KR KR1019960042487A patent/KR100187695B1/ko not_active IP Right Cessation
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- 1996-09-26 DE DE69630853T patent/DE69630853T2/de not_active Expired - Fee Related
- 1996-09-26 EP EP96115429A patent/EP0766392B1/en not_active Expired - Lifetime
Also Published As
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|---|---|
| EP0766392A2 (en) | 1997-04-02 |
| EP0766392B1 (en) | 2003-11-26 |
| KR100187695B1 (ko) | 1999-06-01 |
| JPH0993099A (ja) | 1997-04-04 |
| KR970019023A (ko) | 1997-04-30 |
| US5732090A (en) | 1998-03-24 |
| EP0766392A3 (en) | 1998-04-08 |
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| DE69630853T2 (de) | 2004-11-04 |
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