JPH0661805A - 同期化回路 - Google Patents
同期化回路Info
- Publication number
- JPH0661805A JPH0661805A JP20989692A JP20989692A JPH0661805A JP H0661805 A JPH0661805 A JP H0661805A JP 20989692 A JP20989692 A JP 20989692A JP 20989692 A JP20989692 A JP 20989692A JP H0661805 A JPH0661805 A JP H0661805A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- input
- circuit
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】非同期データ入力の同期化を行う。
【構成】スイッチ７の一方はデータ入力１４に接続さ
れ、シュミット回路１１の入力はスイッチ７の他方に接
続、スイッチ８の一方をシュミット回路１１の入力側に
他方がシュミット回路１１の出力側に接続され、スイッ
チ９の一方はシュミット回路１１の出力に接続され、イ
ンバータ３の入力がスイッチ９の他方に接続され、イン
バータ４の入力がインバータ３の出力に接続、スイッチ
１０の一方をインバータ３の入力側に他方をインバータ
４の出力側に接続され、インバータ４の出力をデータ出
力１６とする。インバータ５の入力にはクロック信号１
５を接続、インバータ６の入力はインバータ５の出力に
接続、インバータ５の出力はスイッチ７とスイッチ１０
の制御入力に接続、インバータ６の出力はスイッチ８と
９の制御入力に接続されるように構成される。
れ、シュミット回路１１の入力はスイッチ７の他方に接
続、スイッチ８の一方をシュミット回路１１の入力側に
他方がシュミット回路１１の出力側に接続され、スイッ
チ９の一方はシュミット回路１１の出力に接続され、イ
ンバータ３の入力がスイッチ９の他方に接続され、イン
バータ４の入力がインバータ３の出力に接続、スイッチ
１０の一方をインバータ３の入力側に他方をインバータ
４の出力側に接続され、インバータ４の出力をデータ出
力１６とする。インバータ５の入力にはクロック信号１
５を接続、インバータ６の入力はインバータ５の出力に
接続、インバータ５の出力はスイッチ７とスイッチ１０
の制御入力に接続、インバータ６の出力はスイッチ８と
９の制御入力に接続されるように構成される。
Description
【０００１】
【産業上の利用分野】本発明は同期化回路に関し、特に
非同期データ入力の同期化回路に関する。
非同期データ入力の同期化回路に関する。
【０００２】
【従来の技術】例えば、非同期データ入力をクロックに
同期させるために、ディレイタイプ・フリップ・フロッ
プ（以下ＤＦＦと呼ぶ）を使う場合、データ入力をクロ
ックのエッジとほぼ同時に変化させると、ＤＦＦの出力
に異常が生じるメタステーブルと呼ばれる状態が問題に
なる。最初に一般的なＤＦＦの構成及び動作を図５を用
いて説明する。
同期させるために、ディレイタイプ・フリップ・フロッ
プ（以下ＤＦＦと呼ぶ）を使う場合、データ入力をクロ
ックのエッジとほぼ同時に変化させると、ＤＦＦの出力
に異常が生じるメタステーブルと呼ばれる状態が問題に
なる。最初に一般的なＤＦＦの構成及び動作を図５を用
いて説明する。
【０００３】図５において、スイッチ７の一方はデータ
入力１４に接続され、インバータ１の入力はスイッチ７
の他方に接続、インバータ２の入力はインバータ１の出
力に接続、スイッチ８の一方をインバータ１の入力側に
他方をインバータ２の出力側に接続し、スイッチ９の一
方はインバータ２の出力に接続され、インバータ３の入
力はスイッチ３の他方に接続、インバータ４の入力はイ
ンバータ３の出力に接続、スイッチ１０の一方をインバ
ータ３の入力側に他方をインバータ４の出力側に接続
し、インバータ４の出力をデータ出力１６とする。イン
バータ５の入力にはクロック信号１５を接続、インバー
タ６の入力はインバータ５の出力に接続、インバータ５
の出力はスイッチ７と１０の制御入力に接続、インバー
タ６の出力はスイッチ８と９の制御入力に接続するよう
に構成される。
入力１４に接続され、インバータ１の入力はスイッチ７
の他方に接続、インバータ２の入力はインバータ１の出
力に接続、スイッチ８の一方をインバータ１の入力側に
他方をインバータ２の出力側に接続し、スイッチ９の一
方はインバータ２の出力に接続され、インバータ３の入
力はスイッチ３の他方に接続、インバータ４の入力はイ
ンバータ３の出力に接続、スイッチ１０の一方をインバ
ータ３の入力側に他方をインバータ４の出力側に接続
し、インバータ４の出力をデータ出力１６とする。イン
バータ５の入力にはクロック信号１５を接続、インバー
タ６の入力はインバータ５の出力に接続、インバータ５
の出力はスイッチ７と１０の制御入力に接続、インバー
タ６の出力はスイッチ８と９の制御入力に接続するよう
に構成される。
【０００４】この時の動作は、クロック信号１５をロウ
レベルにすることにより、データ入力１４の信号はイン
バータ１と２に導かれる。次に、クロック信号１５をハ
イレベルとすることにより、スイッチ７は閉じスイッチ
８が開くことでデータが保持され、同時にスイッチ９が
開くため、インバータ３及びインバータ４を介して、デ
ータをデータ出力１６に出力される。
レベルにすることにより、データ入力１４の信号はイン
バータ１と２に導かれる。次に、クロック信号１５をハ
イレベルとすることにより、スイッチ７は閉じスイッチ
８が開くことでデータが保持され、同時にスイッチ９が
開くため、インバータ３及びインバータ４を介して、デ
ータをデータ出力１６に出力される。
【０００５】図６のように、波形（１）の非同期のデー
タ入力１４を波形（２）のクロック信号１５のエッジと
ほぼ同時に変化させると、データの変化の途中でスイッ
チが閉じ、中間レベル付近に保持するため、波形（３）
の正常時のデータ出力１６に対して、波形（４）の異常
時のデータ出力１６にハザードａ、出力ｂの遅れを生じ
る。
タ入力１４を波形（２）のクロック信号１５のエッジと
ほぼ同時に変化させると、データの変化の途中でスイッ
チが閉じ、中間レベル付近に保持するため、波形（３）
の正常時のデータ出力１６に対して、波形（４）の異常
時のデータ出力１６にハザードａ、出力ｂの遅れを生じ
る。
【０００６】図７において、ＤＦＦ１２の入力にデータ
入力１４を接続し、ＤＦＦ１３の入力にＤＦＦ１２の出
力を接続し、ＤＦＦ１３の出力をデータ出力１６として
いる。クロック信号１５はＤＦＦ１２と１３のクロック
入力に接続された構成となっている。
入力１４を接続し、ＤＦＦ１３の入力にＤＦＦ１２の出
力を接続し、ＤＦＦ１３の出力をデータ出力１６として
いる。クロック信号１５はＤＦＦ１２と１３のクロック
入力に接続された構成となっている。
【０００７】図８のように、波形（１）のデータ入力と
波形（２）のクロック信号が同一エッジの変化のとき、
波形（３）のＤＦＦ１２の出力がメタステーブル状態に
なって、ハザードが発生したり伝搬遅延時間が長くなっ
ても、ＤＦＦ１２の出力をＤＦＦ１３が取込むため、Ｄ
ＦＦ１３の出力であるデータ出力１６即ち波形（４）に
はこの影響を波及しないようにしている。
波形（２）のクロック信号が同一エッジの変化のとき、
波形（３）のＤＦＦ１２の出力がメタステーブル状態に
なって、ハザードが発生したり伝搬遅延時間が長くなっ
ても、ＤＦＦ１２の出力をＤＦＦ１３が取込むため、Ｄ
ＦＦ１３の出力であるデータ出力１６即ち波形（４）に
はこの影響を波及しないようにしている。
【０００８】
【発明が解決しようとする課題】前述した従来例の同期
化回路では、初段のＤＦＦ１２の遅延時間がクロック１
周期分以上ある場合、データ出力１６は出力されない。
また、ＤＦＦを２段構成にすることで素子数が倍増し、
集積回路の使用に際しては回路規模の増大を招くという
欠点がある。
化回路では、初段のＤＦＦ１２の遅延時間がクロック１
周期分以上ある場合、データ出力１６は出力されない。
また、ＤＦＦを２段構成にすることで素子数が倍増し、
集積回路の使用に際しては回路規模の増大を招くという
欠点がある。
【０００９】本発明の目的は、前記欠点が解決され、デ
ータが出力されないという事故がなく、また小規模で構
成されるようにした同期化回路を提供することにある。
ータが出力されないという事故がなく、また小規模で構
成されるようにした同期化回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の同期化回路は、
フリップ・フロップのマスター側の入力段をシュミット
回路としていることを特徴とする。
フリップ・フロップのマスター側の入力段をシュミット
回路としていることを特徴とする。
【００１１】
【実施例】図１は本発明の一実施例の同期化回路を示す
回路図である。図１において、本発明の一実施例の同期
化回路は、スイッチ７の一方がデータ入力１４に接続さ
れ、シュミット回路１１の入力がスイッチ７の他方に接
続され、スイッチ８の一方がシュミット回路１１の入力
側に他方がシュミット回路１１の出力側に接続され、ス
イッチ９の一方がシュミット回路１１の出力に接続さ
れ、インバータ３の入力がスイッチ９の他方に接続さ
れ、インバータ４の入力がインバータ３の出力に接続さ
れ、スイッチ１０の一方がインバータ３の入力側に他方
がインバータ４の出力側に接続され、インバータ４の出
力がデータ出力１６に接続されている。さらに、インバ
ータ５の入力には、クロック信号１５が接続され、イン
バータ６の入力がインバータ５の出力に接続され、イン
バータ５の出力がスイッチ７とスイッチ１０の制御入力
に接続され、インバータ６の出力がスイッチ８とスイッ
チ９の制御入力に接続されるように構成される。
回路図である。図１において、本発明の一実施例の同期
化回路は、スイッチ７の一方がデータ入力１４に接続さ
れ、シュミット回路１１の入力がスイッチ７の他方に接
続され、スイッチ８の一方がシュミット回路１１の入力
側に他方がシュミット回路１１の出力側に接続され、ス
イッチ９の一方がシュミット回路１１の出力に接続さ
れ、インバータ３の入力がスイッチ９の他方に接続さ
れ、インバータ４の入力がインバータ３の出力に接続さ
れ、スイッチ１０の一方がインバータ３の入力側に他方
がインバータ４の出力側に接続され、インバータ４の出
力がデータ出力１６に接続されている。さらに、インバ
ータ５の入力には、クロック信号１５が接続され、イン
バータ６の入力がインバータ５の出力に接続され、イン
バータ５の出力がスイッチ７とスイッチ１０の制御入力
に接続され、インバータ６の出力がスイッチ８とスイッ
チ９の制御入力に接続されるように構成される。
【００１２】この時の動作は、クロック信号１５をロウ
レベルにすることにより、データ入力１４の信号はシュ
ミット回路１１に導かれる。次に、クロック信号１５を
ハイレベルとすることにより、スイッチ７は閉じ、スイ
ッチ８が開くことでデータが保持され、同時にスイッチ
９が開くため、インバータ３及びインバータ４を介して
データをデータ出力１６に出力される。
レベルにすることにより、データ入力１４の信号はシュ
ミット回路１１に導かれる。次に、クロック信号１５を
ハイレベルとすることにより、スイッチ７は閉じ、スイ
ッチ８が開くことでデータが保持され、同時にスイッチ
９が開くため、インバータ３及びインバータ４を介して
データをデータ出力１６に出力される。
【００１３】図２において、波形（１）のデータ入力１
４が、クロック信号１５（波形（２））のエッジとほぼ
同時に変化して、データ入力１４が変化の途中でスイッ
チが閉じ、中間レベルになった場合には、そのデータは
取り込まれず、前のデータを保持するため、データ出力
１６（波形（３））に異常は生じないことになる。
４が、クロック信号１５（波形（２））のエッジとほぼ
同時に変化して、データ入力１４が変化の途中でスイッ
チが閉じ、中間レベルになった場合には、そのデータは
取り込まれず、前のデータを保持するため、データ出力
１６（波形（３））に異常は生じないことになる。
【００１４】図３が図１のシュミット回路１１の入出力
特性図である。図３の波形（２）のクロック信号１５の
ａまたはｂにより、波形（１）のデータ入力１４の変化
途中でスイッチ７が閉じると同時に、スイッチ８が開い
た時、クロック信号１５がａの場合はデータ入力１４が
中間レベルのため、波形（３）のｃのように前のデータ
を保持するが、クロック信号１５がｂの場合は波形
（３）のｄのように高レベルを伝達することになる。
特性図である。図３の波形（２）のクロック信号１５の
ａまたはｂにより、波形（１）のデータ入力１４の変化
途中でスイッチ７が閉じると同時に、スイッチ８が開い
た時、クロック信号１５がａの場合はデータ入力１４が
中間レベルのため、波形（３）のｃのように前のデータ
を保持するが、クロック信号１５がｂの場合は波形
（３）のｄのように高レベルを伝達することになる。
【００１５】図４は本発明の他の実施例の同期化回路を
示す回路図である。図４において、本実施例は、インバ
ータ２，４，５，６と、ＮＡＮＤ回路１８，１９と、ス
イッチ７，８，９，１０と、シュミット回路１１とを備
えている。ここで、クロック信号１５と、リセットとが
入力され、データ出力１６が出力される。図４の様に、
バイナリー・フリップ・フロップのマスター側の入力段
を前記一実施例と同じくシュミット回路の構成とする。
この場合は、リセット入力１７が非同期で入力された場
合に有効であり、前述した一実施例と同様に動作する。
示す回路図である。図４において、本実施例は、インバ
ータ２，４，５，６と、ＮＡＮＤ回路１８，１９と、ス
イッチ７，８，９，１０と、シュミット回路１１とを備
えている。ここで、クロック信号１５と、リセットとが
入力され、データ出力１６が出力される。図４の様に、
バイナリー・フリップ・フロップのマスター側の入力段
を前記一実施例と同じくシュミット回路の構成とする。
この場合は、リセット入力１７が非同期で入力された場
合に有効であり、前述した一実施例と同様に動作する。
【００１６】
【発明の効果】以上説明したように、本発明の同期化回
路によれば、データ出力として遅延することがなく、さ
らに最小限の素子数で同機能を実現できるため、集積回
路に適しているという効果がある。
路によれば、データ出力として遅延することがなく、さ
らに最小限の素子数で同機能を実現できるため、集積回
路に適しているという効果がある。
【図１】本発明の一実施例の同期化回路を示す回路図で
ある。
ある。
【図２】図１の実施例のタイミング図である。
【図３】図１のシュミット回路の動作を示す波形図であ
る。
る。
【図４】本発明の他の実施例を示す回路図である。
【図５】従来のディレイタイプ・フリップ・フロップの
回路図である。
回路図である。
【図６】図５のディレイタイプ・フリップ・フロップの
タイミング図である。
タイミング図である。
【図７】従来の同期化回路を示す回路図である。
【図８】図７の同期化回路のタイミング図である。
１，２，３，４，５，６ インバータ ７，８，９，１０ スイッチ １１ シュミット回路 １２，１３ ディレイタイプ・フリップ・フロップ
（ＤＦＦ） １４ データ入力 １５ クロック信号 １６ データ出力 １７ リセット入力 １８，１９ ＮＡＮＤ回路
（ＤＦＦ） １４ データ入力 １５ クロック信号 １６ データ出力 １７ リセット入力 １８，１９ ＮＡＮＤ回路
Claims (2)
- 【請求項１】 フリップ・フロップのマスター側の入力
段をシュミット回路とすることを特徴とする同期化回
路。 - 【請求項２】 フリップ・フロップのリセット端子に
は、非同期で入力されるパルスが印加される請求項１に
記載の同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989692A JPH0661805A (ja) | 1992-08-06 | 1992-08-06 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989692A JPH0661805A (ja) | 1992-08-06 | 1992-08-06 | 同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661805A true JPH0661805A (ja) | 1994-03-04 |
Family
ID=16580441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20989692A Pending JPH0661805A (ja) | 1992-08-06 | 1992-08-06 | 同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661805A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111116A (ja) * | 1987-11-24 | 1990-04-24 | Natl Semiconductor Corp <Ns> | 有限準安定時間シンクロナイザー |
-
1992
- 1992-08-06 JP JP20989692A patent/JPH0661805A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111116A (ja) * | 1987-11-24 | 1990-04-24 | Natl Semiconductor Corp <Ns> | 有限準安定時間シンクロナイザー |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5489865A (en) | Circuit for filtering asynchronous metastability of cross-coupled logic gates | |
| JPH0220173B2 (ja) | ||
| EP0534129B1 (en) | Interface circuit for data transfer | |
| US5047658A (en) | High frequency asynchronous data synchronizer | |
| US4933571A (en) | Synchronizing flip-flop circuit configuration | |
| JPH0661805A (ja) | 同期化回路 | |
| US7400178B2 (en) | Data output clock selection circuit for quad-data rate interface | |
| US5732090A (en) | Edge detection circuit for detecting edge of input signal without erroneous detection | |
| JPH04223729A (ja) | 信号同期化回路装置 | |
| JP2776157B2 (ja) | 発振回路 | |
| JP2002082736A (ja) | クロック切換回路 | |
| JPH05152904A (ja) | 半導体装置 | |
| KR100209717B1 (ko) | 반도체 메모리의 출력버퍼 | |
| JPH11150458A (ja) | 半導体装置 | |
| JP2000307393A (ja) | 集積回路用入力回路 | |
| JPS61110253A (ja) | 同期化回路 | |
| KR940000643Y1 (ko) | 플립플롭 회로를 이용한 동기펄스 발생회로 | |
| JPH0625056Y2 (ja) | Ｅｃｌモノマルチ回路 | |
| JPH02203611A (ja) | フリップフロップ回路 | |
| KR19990048767A (ko) | 글리치 제거 기능을 구비한 게이티드 클럭 회로 | |
| JPH0443835Y2 (ja) | ||
| JPH1197988A (ja) | クロック切換回路 | |
| JPS63282820A (ja) | クロック信号切換え方式 | |
| JPH05110394A (ja) | クロツク送出回路 | |
| JPS5879329A (ja) | クロツク同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |