JPH1197988A - クロック切換回路 - Google Patents

Abstract

(57)【要約】 【課題】 クロック切換用の制御信号がいかなる時点で
変化してもノイズを出力することなくクロックを切換え
ることができるクロック切換回路を提供する。 【解決手段】 本発明のクロック信号切換回路は、同期
化回路２０，２１及びリセット制御回路１０，１１を含
んで構成され、位相差のある同一レベルの周波数（片方
を１とした場合に、他方が１／４から４倍の周波数とな
る範囲）を持った２種類のクロック信号を外部制御信号
に応じて切り換え、択一的に送出する。リセット制御回
路１０又は１１により、同期化回路２０，２１の動作許
可を規定するリセット信号ｄ０，ｄ１が生成され、制御
信号の論理レベルがいかなる時点で変化しても、同期化
回路２０と２１とが同時に開くことを防止する。これに
より、出力にノイズが現れることなく高速にクロックを
切換ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、複数種類のクロ
ック信号、例えば外部入力される制御信号に応じて位相
差をもつ同一レベルの周波数（片方を１とした場合に、
他方が１／４から４倍の周波数）となる複数種類のクロ
ック信号を上記制御信号の信号レベルに応じて選択的に
切り換えて出力するクロック切換回路に関する。

【０００２】

【従来の技術】例えば特願平３−２９６４１号公報に開
示された回路に代表される従来のクロック切換回路は、
クロック信号がいかなる時点で変化しても、その出力に
不要なノイズが現れないことを目標として設計される。
以下、従来型のクロック切換回路の構成及び動作につい
て説明する。

【０００３】図５は、従来型のクロック切換回路を含む
応用回路の構成例を示すブロック図である。クロック切
換回路５０は、図６に示すように、２段に接続されたフ
リップフロップ回路（以下、Ｆ／Ｆ）５０１，５０２と
ＡＮＤゲート５０３とから構成される。クロック切換回
路５１も同様の構成である。

【０００４】図５において、インバータ３０は、上位回
路（図示せず）から送られる制御信号ａを入力とし、そ
の反転出力として制御信号ｅを出力する。ＡＮＤゲート
４０は、制御信号ａとクロック切換回路５１の出力に接
続されたインバータ７１の出力信号ｇ１とを入力とし、
これらの論理積を判定した信号ｆ０を出力する。ＡＮＤ
ゲート４１は、インバータ３０の出力である制御信号ｅ
とクロック切換回路５０の出力に接続されたインバータ
７０の出力信号ｇ０とを入力とし、これらの論理積を判
定した信号ｆ１を出力する。

【０００５】クロック切換回路５０は、ＡＮＤゲート４
０の出力信号ｆ０と外部回路（図示せず）からのクロッ
ク信号ｂ０とを入力とし、クロック信号ｄ０及び出力信
号ｃ０を出力する。同様に、クロック切換回路５１は、
ＡＮＤゲート４１の出力信号ｆ１と外部回路（図示せ
ず）からのクロック信号ｂ１とを入力とし、クロック信
号ｄ１及び出力信号ｃ１を出力する。ＯＲゲート６０
は、クロック切換回路５０から出力されるクロック信号
ｄ０と、クロック切換回路５１から出力されるクロック
信号ｄ１とを入力とし、クロック信号ｓ１を出力する。
インバータ７０は、クロック切換回路５０の出力信号ｃ
０を入力とし出力信号ｇ０を出力する。インバータ７１
は、クロック切換回路５１の出力信号ｃ１を入力とし出
力信号ｇ１を出力する。

【０００６】次に、図７のタインミングチャートを参照
して、図５のクロック切換回路５０（５１）の動作につ
いて説明する。ここで、クロック切換回路５０は、初期
状態としてクロック信号ｄ０及び出力信号ｃ０に論理値
“０”を出力しているものとし、同様にクロック切換回
路５１は、初期状態ではクロック信号ｄ１及び出力信号
ｃ１に論理値“０”を出力しているものと仮定する。

【０００７】時刻ｔ０からｔ１の間において、制御信号
ａの論理値が“１”であるとすると、ＡＮＤゲート４０
は論理値“１”を出力する。クロック切換回路５０は、
まずクロック信号ｂ０の立ち上がりエッジにおいて、
（Ｆ／Ｆ５０１が）入力ｆ０の論理値“１”をサンプリ
ングし、次にその立ち下がりエッジにおいてＦ／Ｆ５０
２がＦ／Ｆ５０１の出力としての論理値“１”をサンプ
リングすることから、クロック信号ｂ０に同期して出力
信号ｃ０は論理値“１”となる。つまり、制御信号ａの
論理値が“１”のときは、同期化回路５０内のＡＮＤゲ
ート５０３からクロック信号ｂ０が出力されるようにな
っている。

【０００８】同じ期間中、インバータ３０の出力信号ｅ
の論理値は“０”となり、クロック切換回路５０の出力
信号ｃ０は、インバータ７０を介して論理値“０”の信
号ｇ０となる。これらの信号を入力とするＡＮＤゲート
４１の出力信号ｆ１は、論理値“０”となる。クロック
切換回路５１は、入力ｆ１の論理値が“０”であるの
で、クロック信号ｂ１の立ち上がりエッジで論理値
“０”をサンプリングし、さらにクロック信号ｂ１の立
ち下がりエッジで論理値“０”をサンプリングする。よ
ってクロック信号ｂ１に同期した出力信号ｃ１は論理値
“０”のままとなる。つまり、制御信号ａの論理値が
“１”のときは、クロック切換回路５１内の出力ｄ１は
論理値“０”である。

【０００９】ＯＲゲート６０は、ｔ０からｔ１の期間
中、クロック切換回路５１から出力されるクロック信号
ｄ１が常に“０”であるので、クロック切換回路５０か
ら出力されるクロック信号ｄ０、すなわちクロック信号
ｂ０を出力する。つまり、制御信号ａの論理値が“１”
であるとき、クロック切換回路５１が閉じ、クロック切
換回路５０が開くことによって、クロック信号ｂ０をク
ロック信号ｓ１として通過させる。

【００１０】次に、図７のｔ１からｔ２に示すように、
制御信号ａの論理値が“０”である場合について説明す
る。制御信号ａの論理値が“０”であるので、ＡＮＤゲ
ート４０の出力ｆ０は論理値“０”となる。クロック切
換回路５０は、クロック信号ｂ０の立ち上がりエッジで
入力ｆ０の論理値“０”をサンプリングし、さらにクロ
ック信号ｂ０の立ち下がりエッジで論理値“０”をサン
プリングする。よって、クロック信号ｂ０に同期した出
力信号ｃ０は論理値“０”となる。つまり、制御信号ａ
の論理値が“０”のときは、クロック切換回路５０の出
力は論理値“０”となる。

【００１１】この期間、インバータ３０の出力ｅは論理
値“１”となり、クロック切換回路５０の出力信号ｃ０
はインバータ７０により論理値“１”の出力信号ｇ０に
変換される。よって、これらの信号を入力とするＡＮＤ
ゲート４１の出力信号ｆ１は、論理値“１”となる。ク
ロック切換回路５１は、クロック信号ｂ１の立ち上がり
エッジで入力ｆ１の論理値“１”をサンプリングし、さ
らにクロック信号ｂ１の立ち下がりエッジで論理値
“１”をサンプリングすることからクロック信号ｂ１に
同期した出力信号ｃ１は論理値“１”となる。つまり、
制御信号ａが論理値“０”の場合は、クロック切換回路
５１からはクロック信号ｂ１が出力される。したがっ
て、時刻ｔ１からｔ２の期間においては、クロック切換
回路５０が閉じ、クロック切換回路５１が開くことによ
って、ＯＲゲート６０からはクロック信号ｂ１がクロッ
ク信号ｓ１として出力される。

【００１２】以上のように、従来型のクロック信号切換
回路においては、クロック切り換えの制御信号ａの論理
値がいかなる時点で変化しようとも、クロック切り換え
の制御信号ａをゲートして、各クロック信号と同期した
時点でクロック切換回路５０または５１へ入力する。こ
れにより、クロック切換回路５０，５１とが同時に開く
状態を回避し、ノイズの発生を防止している。

【００１３】

【発明が解決しようとする課題】前述のように、従来型
のクロック切換回路によっても、位相差のある同一レベ
ルの周波数を持った２種類のクロック信号を、制御信号
の論理値に応じて、ノイズの発生なしに択一的に切り換
えて出力することが可能である。しかし、このような従
来型のクロック切換回路では、制御信号ａの論理値が変
化した後、それまで選択されていなかったクロック信号
との同期を行い、同期した時点で初めて新しいクロック
信号の送出を開始していたため、クロック信号の切り換
えに時間がかかるという欠点があった。

【００１４】以下、この点を図７の時刻ｔ２からｔ３の
期間を例に挙げて説明する。時刻ｔ２において、制御信
号ａの論理値を“１”に変化させる。これによって、ク
ロック信号ｂ１からクロック信号ｂ０への切り換えが選
択されたことになる。しかし、クロック信号ｂ０を送出
するためには、クロック信号ｂ１に同期したクロック切
換回路５１のｃ１出力の論理値を“０”にしなければな
らない。この信号ｃ１は、インバータ７１で反転され、
論理値“１”の出力信号ｇ１となる。

【００１５】ＡＮＤゲート４０に、制御信号ａの論理値
“１”と出力信号ｇ１の論理値“１”とが入力され、出
力ｆ０は論理値“１”に切り替わる。クロック切換回路
５０は、その入力ｆ０をクロック信号ｂ０に同期させ
る。クロックｂ０への同期が終了すると、出力ｃ０には
論理値“１”が出力され、出力ｄ０にはクロック信号ｂ
０が現れる。図４の時刻ｔ３からｔ４の期間において
は、逆にクロック信号ｂ０からｂ１への切り換えが行わ
れ、上記と同様のプロセスが実行される。

【００１６】このように、従来型のクロック切換回路５
０，５１では、クロック信号ｂ０，ｂ１（またはその逆
の）の切り換えを指示してから、実際に選択された新し
いクロック信号が送出されるまでにかかる切り換え時間
が長くなる。

【００１７】本発明は、かかる従来の問題点を解消し、
制御信号がいかなる時点で変化しても、ノイズを出力す
ることなく、より迅速にクロック信号を切り換えること
ができるクロック切換手法を提供することにある。

【００１８】

【課題を解決するための手段】上記課題を解決する本発
明のクロック切換回路は、各々周期が異なる複数のクロ
ック信号をクロック切換用の制御信号の信号レベルに応
じて選択的に切り換える回路であって、前記制御信号の
信号レベルに応じて前記複数のクロック信号のいずれか
をそれぞれ同期化させて出力する複数の同期化回路を備
え、各同期化回路からの信号出力を選択的に許可するよ
うに構成される。

【００１９】第１クロック信号及び第２クロック信号を
クロック切換用の制御信号またはその反転信号に応じて
選択的に切り換えて出力する場合は、以下の要素を含ん
でクロック切換回路を構成する。 （１）前記第１クロック信号の信号レベルの変化タイミ
ングでその信号レベルが前記制御信号の信号レベルに同
期して変化する第１リセット信号を生成する第１リセッ
ト制御回路、（２）前記第２クロック信号の信号レベル
の変化タイミングでその信号レベルが前記反転信号の信
号レベルに同期して変化する第２リセット信号を生成す
る第２リセット制御回路、（３）前記第１リセット信号
がアクティブの期間に第１クロック信号を出力する第１
同期化回路、（４）前記第２リセット信号がアクティブ
の期間に第２クロック信号を出力する第２同期化回路２
１、（５）前記第１同期化回路と第２同期化回路のいず
れかの出力を選択的に出力する論理回路。

【００２０】前記第１同期化回路及び第２同期化回路
は、例えば、該当クロック信号の反転信号と前記制御信
号とを入力とする第１フリップフロップ回路、この第１
フリップフロップ回路の出力と前記該当クロック信号と
を入力とする第２フリップフロップ回路、各フリップフ
ロップ回路と前記該当クロック信号とを入力とするＡＮ
Ｄゲートとを含み、各フリップフロップ回路が、それぞ
れ前記第１または第２リセット信号のいずれかによって
動作が許可されることを特徴とする。

【００２１】また、前記第１リセット制御回路及び第２
リセット回路は、例えば、該当クロック信号の反転信号
と前記制御信号とを入力とする第１フリップフロップ回
路、この第１フリップフロップ回路の出力と前記該当ク
ロック信号とを入力とする第２フリップフロップ回路と
を含み、各フリップフロップ回路が、前記第１及び第２
クロック信号の出力を許容するタイミングを定めた外部
リセット信号によって動作が許可されることを特徴とす
る。

【００２２】本発明は、また、制御信号の信号レベルに
応じて第１クロック信号と第２クロック信号のいずれか
一方を選択的に切り換える方法を提供する。この方法
は、前記第１クロック信号の信号レベルの変化タイミン
グでその信号レベルが前記制御信号の信号レベルに同期
して変化する第１リセット信号を生成するとともに、前
記第２クロック信号の信号レベルの変化タイミングでそ
の信号レベルが前記制御信号の反転レベルに同期して変
化する第２リセット信号を生成し、前記制御信号が第１
レベルから第２レベルに変化したときは、前記生成した
第２リセット信号に応答して前記第２クロック信号の出
力を禁止するとともに、前記生成した第１リセット信号
に応答して前記第１クロック信号を同期化して出力さ
せ、前記制御信号が第２レベルから第１レベルに変化し
たときは、前記生成した第１リセット信号に応答して前
記第１クロック信号の出力を禁止するとともに、前記生
成した第２リセット信号に応答して前記第２クロック信
号を同期化して出力させることを特徴とする。

【００２３】

【発明の実施の形態】以下、本発明のクロック切換回路
の実施の形態を説明する。図１は本発明のクロック切換
回路の実施形態を示すブロック図であり、２つのクロッ
ク信号を選択的に切り換えて出力する場合の例を示すも
のである。このクロック切換回路は、２つのリセット制
御回路１０，１１、２つの同期化回路２０，２１、イン
バータ３０、及びＯＲゲート６０を含んで構成される。

【００２４】切り換えの対象となる２つのクロック信号
ｂ０，ｂ１は、図示されない外部の信号源から、各リセ
ット制御回路１０，１１及び同期化回路２０，２１に入
力されるようになっている。また、リセット制御回路１
０，１１の動作を許可するためのリセット信号（ＲＳ
Ｔ）、すなわち、各クロック信号ｂ０，ｂ１の出力を許
容するタイミングを定めた外部リセット信号は、外部回
路から供給される。クロック信号ｂ０，ｂ１を選択、切
り換えるための制御信号ａは、外部回路からリセット制
御回路１０，同期化回路２０に直接入力され、インバー
タ３０を介してリセット制御回路１１，同期化回路２１
に入力される。同期化回路２０，２１の出力はＯＲゲー
ト６０に入力され、このＯＲゲート６０の出力がクロッ
ク切換回路全体の出力となる。

【００２５】同期化回路２０は、図２に示すように、２
段縦続されたＦ／Ｆ２０１，２０２、ＡＮＤゲート２０
３、インバータ２０４を含んで構成される。インバータ
２０４は、クロック信号ｂ０を初段Ｆ／Ｆ２０１に反転
入力するものである。ＡＮＤゲート２０３の出力は、終
段Ｆ／Ｆ２０２の出力を一方の入力信号とし、クロック
信号ｂ０を他方の入力信号とする。同期化回路２１も同
様の構成を有する。但し、Ｆ／Ｆ２０１，２０２はＦ／
Ｆ２１１，２１２、ＡＮＤゲート２０３はＡＮＤゲート
２１３、インバータ２０４はインバータ２１４と表記す
る。

【００２６】この同期化回路２０内部において、制御信
号ａは、クロック信号ｂ０に対して非同期で入力される
ので、Ｆ／Ｆ２０１のみではセットアップ、ホールドタ
イムなどの基準を満足せず、不定状態となる可能性があ
るため、Ｆ／Ｆを２段構成としている。この２段構成の
Ｆ／Ｆ２０１，２０２によって、制御信号ａは、クロッ
ク信号ｂ０と同期される。さらに、ＡＮＤゲート２０３
は、Ｆ／Ｆ２０２の出力信号ｆの論理値に応じてクロッ
ク信号ｂ０を通過させるため、信号ｆでクロック信号ｂ
０をマスクする機能を持つようになる。

【００２７】リセット制御回路１０は、図３に示すよう
に、２段接続されたＦ／Ｆ１０１，１０２、インバータ
１０３から構成される。リセット制御回路１０には制御
信号ａ、外部からのクロック信号ｂ０、及びリセット信
号が入力され、信号ｄ０が出力となる。リセット制御回
路１１もリセット制御回路１０と同様の構成を有し（但
し、Ｆ／Ｆ１０１，１０２はＦ／Ｆ１１１，１１２、イ
ンバータ１０３はインバータ１１３と表記する）から構
成される。、制御信号ｃ、外部よりのクロック信号ｂ
１、及びリセット信号が入力され、信号ｄ１が出力とな
る。同期化回路２０のＦ／Ｆ２０１，２０２は、リセッ
ト制御回路１０の出力信号ｄ０の論理値が“０”の場合
にリセット状態となる。同様に、同期化回路２１のＦ／
Ｆは、リセット制御回路２１の出力信号ｄ１の論理値が
“０”の場合にリセット状態となる。

【００２８】次に、図４のタイミングチャートを参照し
て、本実施形態によるクロック切換回路の動作について
説明する。説明の便宜のため、初期状態でリセット制御
回路１０の出力信号ｄ０は論理値“０”であり、またリ
セット制御回路１１の出力信号ｄ１も論理値“０”であ
ると仮定する。これにより、初期状態においては同期化
回路２０の出力信号ｆ０は論理値“０”となり、同期化
回路２１の出力信号ｆ１も論理値“０”になる。

【００２９】最初に、図４の時刻ｔ０からｔ１の期間に
おいて示すように、制御信号ａの論理値が“０”から
“１（アクティブ）”になる場合について説明する。時
刻ｔ０の後、リセット制御回路１０のＦ／Ｆ１０１は、
クロック信号ｂ０の最初の立ち下がりエッジにおいて制
御信号ａの論理値“１”をサンプリングする。続いて、
Ｆ／Ｆ１０２がクロックｂ０の次の立ち上がりエッジに
おいてＦ／Ｆ１０１の出力論理値“１”をサンプリング
する。このとき、出力信号ｄ０は、クロック信号ｂ０に
同期して論理値“１”となる。リセット制御回路１０の
出力信号ｄ０は、同期化回路２０のリセット信号である
ので、信号ｄ０が論理値“１”となった時点で同期化回
路２０のＦ／Ｆ２０１，２０２の動作が許可されること
になる。動作が許可された同期化回路２０のＦ／Ｆ２０
１は、クロック信号ｂ０の次の立ち下がりエッジにおい
て制御信号ａの論理値“１”をサンプリングする。さら
に、Ｆ／Ｆ２０２がクロック信号ｂ０の次の立ち上がり
エッジにおいてＦ／Ｆ２０１の出力論理値“１”をサン
プリングする。従って、同期化回路２０のＦ／Ｆ２０２
は、クロック信号ｂ０に同期した論理値“１”の信号を
出力する。このとき同期化回路２０のＡＮＤゲート２０
３には、論理値“１”の信号ｆと外部からのクロック信
号ｂ０とが入力されているので、出力ｆ０には外部クロ
ック信号ｂ０が現れることになる。

【００３０】時刻ｔ０の後、リセット制御回路１１のＦ
／Ｆ１１１はクロック信号ｂ１の最初の立ち下がりエッ
ジにおいてインバータ３０の出力信号ｃの論理値“０”
をサンプリングする。さらに、クロック信号ｂ１の次の
立ち上がりエッジにおいてＦ／Ｆ１１２はＦ／Ｆ１１１
の出力論理値“０”をサンプリングするため、クロック
信号ｂ１に同期して、出力信号ｄ１は論理値“０”とな
る。リセット制御回路１１の出力信号ｄ１は、同期化回
路２１のリセット信号ｄ１なので、信号ｄ１が論理値
“０”のとき、同期化回路２１の２つのＦ／Ｆ２１１，
２１２の動作は禁止される。つまり、この期間において
同期化回路２０からの出力信号ｆ１は常に論理値“０”
である。外部クロックｂ１は同期化回路２１のＡＮＤゲ
ート２１３においてゲートされ、出力ｆ１には現れな
い。従って、同期化回路２０の出力ｆ０と同期化回路２
１の出力ｆ１とを入力とするＯＲゲート６０の出力ｓ１
には、同期化回路２０の出力ｆ０、すなわち外部クロッ
ク信号ｂ０が現れることになる。

【００３１】上述のとおり、制御信号ａの論理値が
“１”である場合には、同期化回路２１の２段のＦ／Ｆ
２１１，２１２はその動作が禁止され、結果として外部
クロック信号ｂ１の通過は阻止される。一方、同期化回
路２０の２段のＦ／Ｆ２０１，２０２はその動作が許可
されており、入力された外部クロック信号ｂ０の通過を
許すことになる。

【００３２】次に、図４の時刻ｔ１からｔ２の期間に示
すように、制御信号ａの論理値が“１”から“０”に変
化する場合について説明する。制御信号ａの論理値が
“０”に変化した後、リセット制御回路２１のＦ／Ｆ２
１１は、クロック信号ｂ１の最初の立ち下がりエッジに
おいてインバータ３０の出力信号ｃの論理値“１”をサ
ンプリングする。さらに、Ｆ／Ｆ２１２は、クロック信
号ｂ１の次の立ち上がりエッジにおいてＦ／Ｆ２１１の
出力論理値“１”をサンプリングして、クロック信号ｂ
１に同期した論理値“１”の出力信号ｄ１を出力する。
リセット制御回路２１の出力信号ｄ１は、同期化回路２
１のリセット信号なので、信号ｄ１が論理値“１”であ
るとき同期化回路２１のＦ／Ｆ２１１，２１２の動作は
許可される。

【００３３】リセット信号ｄ１が論理値“１”に変化し
た後、動作が許可された同期化回路２１のＦ／Ｆ２１１
は、クロック信号ｂ１の次の立ち下がりエッジにおいて
インバータ３０の出力信号ｃの論理値“１”をサンプリ
ングする。続いて、Ｆ／Ｆ２１２がクロック信号ｂ１の
次の立ち上がりエッジにおいてＦ／Ｆ２１１の出力論理
値“１”をサンプリングして、クロック信号ｂ１に同期
した論理値“１”の出力信号ｆを出力する。このとき同
期化回路２１のＡＮＤゲート２０３には、論理値“１”
の信号ｆと外部からのクロック信号ｂ１とが入力されて
いるので、出力ｆ１には外部クロック信号ｂ１が現れる
ことになる。つまり、制御信号ａの論理値が“０”であ
るとき、同期化回路２１からは、外部クロック信号ｂ１
が出力されることになる。

【００３４】一方、時刻ｔ１後、リセット制御回路２０
のＦ／Ｆ２０１は、クロック信号ｂ０の最初の立ち下が
りエッジにおいて制御信号ａの論理値“０”をサンプリ
ングする。さらに、Ｆ／Ｆ２０２は、クロック信号ｂ０
の次の立ち上がりエッジにおいてＦ／Ｆ２０１の出力論
理値“０”をサンプリングするため、クロック信号ｂ０
に同期した出力信号ｄ０は論理値“０”となる。リセッ
ト制御回路１０の出力信号ｄ０は、同期化回路２０のリ
セット信号ｄ０なので、信号ｄ０が論理値“０”のと
き、同期化回路２０のＦ／Ｆ２０１，２０２の動作は禁
止され、この後は同期化回路２０からの出力信号ｆ０は
常に論理値“０”である。従って、外部クロックｂ０は
ＡＮＤゲート２０３においてゲートされ、出力ｆ０には
現れない。従って、同期化回路２０の出力ｆ０と同期化
回路２１の出力とを入力とするＯＲゲート６０の出力ｓ
１には、同期化回路２１の出力ｆ１、すなわち外部クロ
ック信号ｂ１が現れることになる。

【００３５】図４の他の期間、時刻ｔ２からｔ３、時刻
ｔ３からｔ４の期間における、クロック切換回路の動作
は、すでに説明した時刻ｔ０からｔ１、時刻ｔ１からｔ
２の期間における動作とそれぞれ全く同じである。上述
のとおり、制御信号ａの論理値が“０”である場合に
は、同期化回路２０の２段のＦ／Ｆ２０１，２０２は、
その動作が禁止され、結果として外部クロック信号ｂ０
の通過は阻止される。一方、同期化回路２１の２段のＦ
／Ｆ２１１，２１２は、その動作が許可されており、外
部クロック信号ｂ１の通過を許すことになる。

【００３６】以上説明したとおり、本発明のクロック切
換回路においては、制御信号ａの論理レベルが変化した
際に、まずリセット制御回路１０，１１を用いて外部ク
ロック信号ｂ０，ｂ１に同期したリセット信号を発生さ
せ、このリセット信号によって同期化回路２０，２１の
動作を強制的に許可または禁止する。また、動作が許可
された同期化回路２０，２１によって、同一の外部クロ
ック信号ｂ０，ｂ１を同期させているため、制御信号ａ
の論理レベルが変化してから遅くとも時間２Ｔ（２周
期）後には新たな被選択クロック信号を送出することが
できる。このことは、本回路によるタイミングチャート
（図４）と、従来型回路によるタイミングチャート（図
７）において、時刻ｔ２からｔ３、時刻ｔ４からｔ５を
比較することによって理解される。時刻ｔ２からｔ３に
おいて、制御信号ａが論理値“０”から“１”に変化し
ているが、従来型回路では、クロック信号を切り換える
のにクロック信号ｂ０の時間３Ｔを要しているのに対
し、本回路では、クロック信号ｂ０の時間２Ｔでクロッ
ク信号を切り換えることができる。

【００３７】なお、上記実施形態では、２つの同期回路
２０，２１を用いて２つのクロック信号ｂ０，ｂ１を切
り換える場合の例を示したが、本発明は、必ずしも上記
例に限定されず、２以上のクロック信号のいずれかをそ
れぞれ同期化させて出力する複数の同期化回路を備えて
おき、各同期化回路からの信号出力を選択的に許可する
ように構成することもできる。

【００３８】

【発明の効果】以上の説明から明らかなように、本発明
によれば、クロック切り換え用の制御信号がいかなる時
点で変化しても、ノイズを出力することなく、より迅速
にクロックを切り換えることができるという特有の効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るクロック切換回路の
構成図。

【図２】本実施形態のクロック切換回路における同期化
回路の詳細構成図。

【図３】本実施形態のクロック切換回路におけるリセッ
ト制御回路の詳細構成図。

【図４】本実施形態のクロック切換回路の動作を説明す
るタイミングチャート。

【図５】従来のクロック切換回路の構成図。

【図６】従来のクロック切換回路の内部構成図。

【図７】図５の従来のクロック切換回路の動作を示すタ
イミングチャート。

【符号の説明】

１０，１１ リセット制御回路 ２０，２１ 同期化回路 １０１，１０１，２０１，２０２ フリップフロップ
（Ｆ／Ｆ） ３０，１０３，２０４ インバータ ａ クロック切り換え用の制御信号 ｂ０，ｂ１ 外部クロック信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 各々周期が異なる複数のクロック信号を
   クロック切換用の制御信号の信号レベルに応じて選択的
   に切り換える回路であって、 前記制御信号の信号レベルに応じて前記複数のクロック
   信号のいずれかをそれぞれ同期化させて出力する複数の
   同期化回路を備え、 各同期化回路からの信号出力を選択的に許可するように
   構成されたクロック切換回路。
2. 【請求項２】 各々周期の異なる第１クロック信号（ｂ
   ０）及び第２クロック信号（ｂ１）をクロック切換用の
   制御信号（ａ）またはその反転信号（ｃ）に応じて選択
   的に切り換えて出力する回路であって、 前記第１クロック信号（ｂ０）の信号レベルの変化タイ
   ミングでその信号レベルが前記制御信号（ａ）の信号レ
   ベルに同期して変化する第１リセット信号（ｄ０）を生
   成する第１リセット制御回路（１０）と、 前記第２クロック信号（ｂ１）の信号レベルの変化タイ
   ミングでその信号レベルが前記反転信号（ｃ）の信号レ
   ベルに同期して変化する第２リセット信号（ｄ１）を生
   成する第２リセット制御回路（１１）と、 前記第１リセット信号（ｄ０）がアクティブの期間に第
   １クロック信号（ｂ０）を出力する第１同期化回路（２
   ０）と、 前記第２リセット信号（ｄ１）がアクティブの期間に第
   ２クロック信号（ｂ１）を出力する第２同期化回路２１
   と、 前記第１同期化回路（２０）と第２同期化回路（２１）
   のいずれかの出力を選択的に出力する論理回路（６０）
   とを有するクロック切換回路。
3. 【請求項３】 前記第１同期化回路及び第２同期化回路
   は、該当クロック信号の反転信号と前記制御信号とを入
   力とする第１フリップフロップ回路、この第１フリップ
   フロップ回路の出力と前記該当クロック信号とを入力と
   する第２フリップフロップ回路、各フリップフロップ回
   路と前記該当クロック信号とを入力とするＡＮＤゲート
   とを含み、各フリップフロップ回路が、それぞれ前記第
   １または第２リセット信号のいずれかによって動作が許
   可されることを特徴とする請求項２記載のクロック切換
   回路。
4. 【請求項４】 前記第１リセット制御回路及び第２リセ
   ット回路は、該当クロック信号の反転信号と前記制御信
   号とを入力とする第１フリップフロップ回路、この第１
   フリップフロップ回路の出力と前記該当クロック信号と
   を入力とする第２フリップフロップ回路とを含み、各フ
   リップフロップ回路が、前記第１及び第２クロック信号
   の出力を許容するタイミングを定めた外部リセット信号
   によって動作が許可されることを特徴とする請求項２記
   載のクロック切換回路。
5. 【請求項５】 制御信号の信号レベルに応じて第１クロ
   ック信号と第２クロック信号のいずれか一方を選択的に
   切り換える方法であって、 前記第１クロック信号の信号レベルの変化タイミングで
   その信号レベルが前記制御信号の信号レベルに同期して
   変化する第１リセット信号を生成するとともに、前記第
   ２クロック信号の信号レベルの変化タイミングでその信
   号レベルが前記制御信号の反転レベルに同期して変化す
   る第２リセット信号を生成し、 前記制御信号が第１レベルから第２レベルに変化したと
   きは、前記生成した第２リセット信号に応答して前記第
   ２クロック信号の出力を禁止するとともに、前記生成し
   た第１リセット信号に応答して前記第１クロック信号を
   同期化して出力させ、 前記制御信号が第２レベルから第１レベルに変化したと
   きは、前記生成した第１リセット信号に応答して前記第
   １クロック信号の出力を禁止するとともに、前記生成し
   た第２リセット信号に応答して前記第２クロック信号を
   同期化して出力させることを特徴とするクロック切換方
   法。