JPS6316318A - クロツク切替回路 - Google Patents
クロツク切替回路Info
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- JPS6316318A JPS6316318A JP61161104A JP16110486A JPS6316318A JP S6316318 A JPS6316318 A JP S6316318A JP 61161104 A JP61161104 A JP 61161104A JP 16110486 A JP16110486 A JP 16110486A JP S6316318 A JPS6316318 A JP S6316318A
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- 230000000630 rising effect Effects 0.000 claims description 9
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 20
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 20
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 4
- 230000007257 malfunction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル回路におけるクロック切符回路に関す
る。
る。
第５図はこの種のクロック切替回路をブラックボックス
で示したもので、入力クロックＣＬＫＩとＣＬＫ２をリ
セット信号ＲＥＳＥＴと選択信号ＤＡＴＡで選択し、出
力クロックＣＬＫＯとして出力するものである。
で示したもので、入力クロックＣＬＫＩとＣＬＫ２をリ
セット信号ＲＥＳＥＴと選択信号ＤＡＴＡで選択し、出
力クロックＣＬＫＯとして出力するものである。
第６図は従来のこの種のクロック切替回路の回路図、第
７図はその夕・イミング図である。
７図はその夕・イミング図である。
このクロック切替回路は、リセット信号ＲＥＳＥＴを反
転するインバータ１１と、選択信号ＤＡＴＡとリセット
信号ＲＥＳＥＴの反転信号ＲＥＳＥＴの論理積をとるア
ンドケート１２と、アンドゲート１３の出力信号を反転
するインバータ１３と、インバータ１３の出力信号が”
Ｈ”のとき人力クロックＣＬＫＩを出力するアンドゲー
ト１４と、アンドゲート１２の出力信号がＨ”のとき人
力クロック（：ＬＫ２を出力するアンドゲート１５と、
アンドゲート１４または１５の出力である入力クロック
ＣＬＫＩまたＣＬＫ２を出力クロックＣＬＫＯとして出
力するオアゲート１６で構成されている。
転するインバータ１１と、選択信号ＤＡＴＡとリセット
信号ＲＥＳＥＴの反転信号ＲＥＳＥＴの論理積をとるア
ンドケート１２と、アンドゲート１３の出力信号を反転
するインバータ１３と、インバータ１３の出力信号が”
Ｈ”のとき人力クロックＣＬＫＩを出力するアンドゲー
ト１４と、アンドゲート１２の出力信号がＨ”のとき人
力クロック（：ＬＫ２を出力するアンドゲート１５と、
アンドゲート１４または１５の出力である入力クロック
ＣＬＫＩまたＣＬＫ２を出力クロックＣＬＫＯとして出
力するオアゲート１６で構成されている。
この回路では、リセット状態（リセット信号ＲＥＳＥＴ
＝ Ｈ”）では出力クロックＣＬＫＯとして大力ク
ロックＣ：ＬＫ１が選択されている。そしてリセットが
解除されてから、選択信号ＤＡＴＡ＝ ”Ｌ”→”Ｈ”
と変化すると出力クロックＣＬＫＯとして入力クロック
ＣＬＫＩが選択されるが、選択信号ＤＡＴＡの変化の際
に符号２０のようなスパイクが発生する。
＝ Ｈ”）では出力クロックＣＬＫＯとして大力ク
ロックＣ：ＬＫ１が選択されている。そしてリセットが
解除されてから、選択信号ＤＡＴＡ＝ ”Ｌ”→”Ｈ”
と変化すると出力クロックＣＬＫＯとして入力クロック
ＣＬＫＩが選択されるが、選択信号ＤＡＴＡの変化の際
に符号２０のようなスパイクが発生する。
上述した従来のクロック切替回路は、出力クロックＣＬ
ＫＯにスパイクが発生するが、このスパイクは選択信号
ＤＡＴＡを変化させるタイミングにより出るときも出な
いときもあり、また入力クロックＣＬＫＩとＣＬＫ２の
位相差、濁液数差によっても発生する場合と、そうでな
い場合があり、さらにデバイス間のばらつきや電源電圧
変動、温度変動により発生したり、しなかったりし、こ
のため出力クロックＣＬＫＯを後段の回路のクロックと
して使用するとき、この後段の回路の動作が一意的に決
まらなくなってしまうという欠点がある。
ＫＯにスパイクが発生するが、このスパイクは選択信号
ＤＡＴＡを変化させるタイミングにより出るときも出な
いときもあり、また入力クロックＣＬＫＩとＣＬＫ２の
位相差、濁液数差によっても発生する場合と、そうでな
い場合があり、さらにデバイス間のばらつきや電源電圧
変動、温度変動により発生したり、しなかったりし、こ
のため出力クロックＣＬＫＯを後段の回路のクロックと
して使用するとき、この後段の回路の動作が一意的に決
まらなくなってしまうという欠点がある。
本発明のクロック切替回路は、全く非同期な第１、第２
のクロックと、選択信号を入力し、リセット状態では第
１のクロックを、リセット解除状態では選択信号の第１
．第２の論理レベルに応じて第１のクロック、第２のク
ロックをそれぞれ出力クロックとして出力するクロック
切替回路であって、 リセット状態の解除後、選択信号の論理レベルの変化を
その変化後の出力クロックの最初の立上りによりラッチ
するラッチ回路と、 第１のゲート信号、第２のゲート信号が第２の論理レベ
ルのときそれぞれ第１．第２のクロックを出力する第１
．第２のゲート回路と、第１．第２のゲート回路から出
力された第１または第２のクロックを出力クロックとし
て出力する第３のケート回路と、 リセット状態のとき第２の論理レベルにあり、リセット
状態が解除された後、ラッチ回路の出力信号か第２の論
理レベルに変化する毎にその変化後の第１のクロックの
較初の立上りにより第１の論理レベルに変化し、第２の
ゲート信号が第１の論理レベルに変化する毎にその変化
後の第１のクロックの最初の立下りにより第２の論理レ
ベルに変化する前記第１のゲート信号を出力する第１の
ゲート開閉回路と、 リセット状態のとき第１の論理レベルにあり、リセット
状態が解除された後、第１のゲート信号が第１の論理レ
ベルに変化する毎に、その変化後の第２のクロックの最
初の立下りにより第２の論理レベルにラッチ回路の出力
信号が第１の論理レベルに変化する毎にその変化後の第
２のクロックの最初の立下りにより第１の論理レベルに
変化する前記第２のゲート信号を出力する第２のゲート
開閉回路とを有する。
のクロックと、選択信号を入力し、リセット状態では第
１のクロックを、リセット解除状態では選択信号の第１
．第２の論理レベルに応じて第１のクロック、第２のク
ロックをそれぞれ出力クロックとして出力するクロック
切替回路であって、 リセット状態の解除後、選択信号の論理レベルの変化を
その変化後の出力クロックの最初の立上りによりラッチ
するラッチ回路と、 第１のゲート信号、第２のゲート信号が第２の論理レベ
ルのときそれぞれ第１．第２のクロックを出力する第１
．第２のゲート回路と、第１．第２のゲート回路から出
力された第１または第２のクロックを出力クロックとし
て出力する第３のケート回路と、 リセット状態のとき第２の論理レベルにあり、リセット
状態が解除された後、ラッチ回路の出力信号か第２の論
理レベルに変化する毎にその変化後の第１のクロックの
較初の立上りにより第１の論理レベルに変化し、第２の
ゲート信号が第１の論理レベルに変化する毎にその変化
後の第１のクロックの最初の立下りにより第２の論理レ
ベルに変化する前記第１のゲート信号を出力する第１の
ゲート開閉回路と、 リセット状態のとき第１の論理レベルにあり、リセット
状態が解除された後、第１のゲート信号が第１の論理レ
ベルに変化する毎に、その変化後の第２のクロックの最
初の立下りにより第２の論理レベルにラッチ回路の出力
信号が第１の論理レベルに変化する毎にその変化後の第
２のクロックの最初の立下りにより第１の論理レベルに
変化する前記第２のゲート信号を出力する第２のゲート
開閉回路とを有する。
このように１選択信号を出力クロックの立上りでラッチ
し、かつ先に出力されていたタロツクが、そのクロック
の立下りのタイミングでゲートで阻止され、これを待っ
て他方のクロックがその立下りのタイミングでゲートを
通過するようにすることにより、出力クロックにスパイ
ク紮発生させることなく、クロック切替ができる。
し、かつ先に出力されていたタロツクが、そのクロック
の立下りのタイミングでゲートで阻止され、これを待っ
て他方のクロックがその立下りのタイミングでゲートを
通過するようにすることにより、出力クロックにスパイ
ク紮発生させることなく、クロック切替ができる。
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明のクロック切替回路の一実施例の回路
図、第２図はそのタイミング図である。
。第１図は本発明のクロック切替回路の一実施例の回路
図、第２図はそのタイミング図である。
フリップフロップ１は選択信号ＤＡＴＡを出力クロック
ＣＬＫＯの立上りでラッチする。ゲート開閉回路２，３
は全く同じ機能を有するものであり、Ｄ１＝ ”Ｈ”の
ときはＧＫの立下りに同期してＱ→”Ｌ”となり、また
ＤＩ＝ Ｌ”のときは、Ｄ２＝”Ｌ”のときに限りＧ
Ｋの立下りに同期してＱ→”Ｈ“となるものである。ア
ンドゲート４はゲート信号灯が”Ｈ”のとき入力クロッ
クＣＬＫＩを出力し、アンドゲート５はゲート信号Ｑ２
が”Ｈ”のとき人力クロックＣＬＫ２を出力する。オア
ゲート６はアンドゲート４，５から出力された入力クロ
ックＣ：ＬＫＯ，ＣＬＫＩを出力クロックＣＬＫＯとし
て出力する。
ＣＬＫＯの立上りでラッチする。ゲート開閉回路２，３
は全く同じ機能を有するものであり、Ｄ１＝ ”Ｈ”の
ときはＧＫの立下りに同期してＱ→”Ｌ”となり、また
ＤＩ＝ Ｌ”のときは、Ｄ２＝”Ｌ”のときに限りＧ
Ｋの立下りに同期してＱ→”Ｈ“となるものである。ア
ンドゲート４はゲート信号灯が”Ｈ”のとき入力クロッ
クＣＬＫＩを出力し、アンドゲート５はゲート信号Ｑ２
が”Ｈ”のとき人力クロックＣＬＫ２を出力する。オア
ゲート６はアンドゲート４，５から出力された入力クロ
ックＣ：ＬＫＯ，ＣＬＫＩを出力クロックＣＬＫＯとし
て出力する。
次に、本実施例の動作を第２図を参照しながら説明する
。
。
まず、リセット信号ＲＥＳＥτ＝”Ｈ”でクロック切替
回路はリセット状態にあり、選択信号ＤＡＴＡは”Ｌ”
であるものとする、このとき、ゲートイ言号Ｑ１＝
”Ｈ“、ゲート信号Ｑ２＝ ”Ｌ”となっており、出
力クロックＣＬＫＯには入力クロックＣＬＫＩが出力さ
れている。この状態で時刻ｔ１にリセット信号ＲＥＳＥ
Ｔを”Ｌ”にしてリセット状態を解除し、時刻ｔ２に選
択信号ＤＡＴＡをＨ”にしたものとする。
回路はリセット状態にあり、選択信号ＤＡＴＡは”Ｌ”
であるものとする、このとき、ゲートイ言号Ｑ１＝
”Ｈ“、ゲート信号Ｑ２＝ ”Ｌ”となっており、出
力クロックＣＬＫＯには入力クロックＣＬＫＩが出力さ
れている。この状態で時刻ｔ１にリセット信号ＲＥＳＥ
Ｔを”Ｌ”にしてリセット状態を解除し、時刻ｔ２に選
択信号ＤＡＴＡをＨ”にしたものとする。
選択信号ＤＡＴＡ＝ ”Ｌ”−”Ｈ”となった後、時刻
ｔ３のクロック孔ＫＯの最初の立上りエツジで選択信号
ＤＡ ＴＡはラッチされ、内ｇＢ選択信号Ａ＝ ”Ｌ”
→”Ｈ”９反転内部選択信号Ａ＝”Ｈ”→”Ｌ”となる
。内部選択信号Ａ＝”Ｌ”→”Ｈ”となったあとケート
開閉回路２の入力はＤ１＝ ”Ｈ”であるから、クロッ
ク入力ＣＫ、すなわち時刻ｔ４の入力クロックＣＬＩ＋
： １の最初の立下りに同期して出力Ｑ、すなわちゲー
ト信号Ｑｉ＝ ”Ｈ”→”Ｌ”となり、アンドゲート４
の出力には入力クロックＣＬＫＩが現われなくなる。こ
のとき、アンドゲート５の出力には入力ＣＬＫ２は未だ
現われていない。次に、ゲート開閉回路３をみると反転
内部選択信号Ｘ＝ ”Ｌ”となっているから入力ＤＩ＝
”Ｌ”、また、すでにケート信号Ｑ１＝ ”Ｌ”とな
っているから、入力Ｄ２＝ ”Ｌ”、従って、クロック
入力面、すなわち時刻ｔ５の入力クロックＣＬＫ２の最
初の立下りで出力頁。
ｔ３のクロック孔ＫＯの最初の立上りエツジで選択信号
ＤＡ ＴＡはラッチされ、内ｇＢ選択信号Ａ＝ ”Ｌ”
→”Ｈ”９反転内部選択信号Ａ＝”Ｈ”→”Ｌ”となる
。内部選択信号Ａ＝”Ｌ”→”Ｈ”となったあとケート
開閉回路２の入力はＤ１＝ ”Ｈ”であるから、クロッ
ク入力ＣＫ、すなわち時刻ｔ４の入力クロックＣＬＩ＋
： １の最初の立下りに同期して出力Ｑ、すなわちゲー
ト信号Ｑｉ＝ ”Ｈ”→”Ｌ”となり、アンドゲート４
の出力には入力クロックＣＬＫＩが現われなくなる。こ
のとき、アンドゲート５の出力には入力ＣＬＫ２は未だ
現われていない。次に、ゲート開閉回路３をみると反転
内部選択信号Ｘ＝ ”Ｌ”となっているから入力ＤＩ＝
”Ｌ”、また、すでにケート信号Ｑ１＝ ”Ｌ”とな
っているから、入力Ｄ２＝ ”Ｌ”、従って、クロック
入力面、すなわち時刻ｔ５の入力クロックＣＬＫ２の最
初の立下りで出力頁。
すなわち、ゲート信号Ｑ２＝ Ｌ″→″Ｈ″となり、ア
ンドゲート５の出力には入力クロックＣＬＫ２が現われ
る。
ンドゲート５の出力には入力クロックＣＬＫ２が現われ
る。
よって、これで、出力クロックＣＬＫＯに対する入力ク
ロックＣＬＫＩからＣＬＫ２への切替が、スパイクを発
生させることなく完了した。入力クロックＣＬＫ２から
ＣＬＫＩへの切替も回路の対称性により、選択信号ＤＡ
ＴＡ＝ Ｈ″→″Ｌ″とすることにより、入力クロッ
クＣＬＫＩからＣＬＫ２への切替と全く同様に、出力ク
ロックＣＬＫＯにスパイクを発生させることなく行なう
ことができる。
ロックＣＬＫＩからＣＬＫ２への切替が、スパイクを発
生させることなく完了した。入力クロックＣＬＫ２から
ＣＬＫＩへの切替も回路の対称性により、選択信号ＤＡ
ＴＡ＝ Ｈ″→″Ｌ″とすることにより、入力クロッ
クＣＬＫＩからＣＬＫ２への切替と全く同様に、出力ク
ロックＣＬＫＯにスパイクを発生させることなく行なう
ことができる。
第３は本発明の他の実施例の回路図、第４図はそのタイ
ミング図である。
ミング図である。
本実施例は、第１の実施例のゲート開閉回路？、３とし
てそれぞれ入力クロックＣＬＫＩ、 ＣＬＫ２のゲート
信号Ｑｌ、 Ｑ２を生成する、Ｋ入力にアンドゲートを
有するＪＫ−フリップフロップ７．８を備えたものであ
る。 ＪＫ−フリップフロップ７．８は明らかに第１１
Ａのゲート開閉回路２，３に同じ機能を持っている。
てそれぞれ入力クロックＣＬＫＩ、 ＣＬＫ２のゲート
信号Ｑｌ、 Ｑ２を生成する、Ｋ入力にアンドゲートを
有するＪＫ−フリップフロップ７．８を備えたものであ
る。 ＪＫ−フリップフロップ７．８は明らかに第１１
Ａのゲート開閉回路２，３に同じ機能を持っている。
次に、本実施例の動作を第４図を参照しながら説明する
。
。
まず、リセット信号ＲＥＳＥＴ ＝ ”Ｈ”で、クロッ
ク切替回路はリセット状態にあり、選択信号ＤＡＴＡは
”Ｌ”にあるものとする。このとき、出力信号ＱＩ＝
Ｌ″、Ｑ１＝ ”Ｈ”、またＱ２＝ Ｈ″、Ｑ２
＝”Ｌ”となっており、アンドゲート４がオン、アンド
ゲート５がオフ、したがって出力クロックＣＬＫＯには
入力クロックＣＬＫＩが出力されている。この状態で時
刻ｔ１にリセット信号ＲＥＳＥＴを”Ｌ”にしてリセッ
トを解除し、時刻ｔ２に選択信号ＤＡＴＡ ’；（”Ｈ
”にしたものとする、選択信号ＤＡＴＡ＝ ”Ｌ”→
”Ｈ”となった後、時刻ｔ３の出力クロックＣＬＫＯの
最初の立上りエツジで選択信号ＤＡＴＡはフリップフロ
ップ１でラッチされ、内部選択信号Ａ＝”Ｌ”−”Ｈ”
９反転内部選択信号Ａ＝ ”Ｈ”→”Ｌ”となる。この
とき、ＪＫ−フリップフロップ７の入力状態をみるとＪ
入力＝”Ｈ”、に入力＝”Ｌ”であるから、時刻ｔ４の
入力クロー２りＣＬＫＩの最初の立下りでＱ１＝ ”Ｌ
”−”Ｈ”、Ｑ１＝ ”Ｈ” −”Ｌ”となり、アン
ドゲート４の出力には入力クロックＣＬＫＩが現われな
くなる。ここで、アンドゲート５はまだオフしている０
次に、ＪＫ−フリップフロップ８の入力状態をみると、
Ｊ入力＝９Ｌ”、に人力＝”Ｈ”となっているから時刻
ｔ５の入力クロックＣＬＫ２の最初の立下りで、Ｑ２＝
”Ｈ″→”Ｌ”、Ｑ２＝ ”Ｌ”→″Ｈ”となり、
アンドゲート５の出力には入力クロックＣＬＫ２が現わ
れる。
ク切替回路はリセット状態にあり、選択信号ＤＡＴＡは
”Ｌ”にあるものとする。このとき、出力信号ＱＩ＝
Ｌ″、Ｑ１＝ ”Ｈ”、またＱ２＝ Ｈ″、Ｑ２
＝”Ｌ”となっており、アンドゲート４がオン、アンド
ゲート５がオフ、したがって出力クロックＣＬＫＯには
入力クロックＣＬＫＩが出力されている。この状態で時
刻ｔ１にリセット信号ＲＥＳＥＴを”Ｌ”にしてリセッ
トを解除し、時刻ｔ２に選択信号ＤＡＴＡ ’；（”Ｈ
”にしたものとする、選択信号ＤＡＴＡ＝ ”Ｌ”→
”Ｈ”となった後、時刻ｔ３の出力クロックＣＬＫＯの
最初の立上りエツジで選択信号ＤＡＴＡはフリップフロ
ップ１でラッチされ、内部選択信号Ａ＝”Ｌ”−”Ｈ”
９反転内部選択信号Ａ＝ ”Ｈ”→”Ｌ”となる。この
とき、ＪＫ−フリップフロップ７の入力状態をみるとＪ
入力＝”Ｈ”、に入力＝”Ｌ”であるから、時刻ｔ４の
入力クロー２りＣＬＫＩの最初の立下りでＱ１＝ ”Ｌ
”−”Ｈ”、Ｑ１＝ ”Ｈ” −”Ｌ”となり、アン
ドゲート４の出力には入力クロックＣＬＫＩが現われな
くなる。ここで、アンドゲート５はまだオフしている０
次に、ＪＫ−フリップフロップ８の入力状態をみると、
Ｊ入力＝９Ｌ”、に人力＝”Ｈ”となっているから時刻
ｔ５の入力クロックＣＬＫ２の最初の立下りで、Ｑ２＝
”Ｈ″→”Ｌ”、Ｑ２＝ ”Ｌ”→″Ｈ”となり、
アンドゲート５の出力には入力クロックＣＬＫ２が現わ
れる。
よって、これで出力クロックＣ：ＬＫＯに対する入力ク
ロック孔に１からＣＬＫ２への切替が、スパイクを発生
させることなく完了した。入力クロックＣＬＫ２からＣ
：ＬＫｌへの切替も回路対称性により、選択信号ＤＡＴ
Ａ ＝ ”Ｈ”→”Ｌ”とすることにより、入力クロ
ックＣＬＫ １からＣＬＫ２への切替と全く同様に、出
力クロックＣＬＫＯにスパイクを発生させることなく行
なうことができる。
ロック孔に１からＣＬＫ２への切替が、スパイクを発生
させることなく完了した。入力クロックＣＬＫ２からＣ
：ＬＫｌへの切替も回路対称性により、選択信号ＤＡＴ
Ａ ＝ ”Ｈ”→”Ｌ”とすることにより、入力クロ
ックＣＬＫ １からＣＬＫ２への切替と全く同様に、出
力クロックＣＬＫＯにスパイクを発生させることなく行
なうことができる。
以、ヒ説明したように本発明は、選択信号）選択されて
いるクロックでラッチする回路と、全く非同期な入力ク
ロックのそれぞれのゲート信号を生成するゲート開閉回
路を有し、選択信号を出力クロックの立上りでラッチし
、かつ、先に出力されていたクロックが、そのクロック
の立下りのタイミングでゲートで阻止され、これを待っ
て他方のクロックがその立下りのタイミングでゲートを
通過するようにすることにより、出力クロックにスパイ
クを発生させることなくクロック切替ができる効果があ
る。
いるクロックでラッチする回路と、全く非同期な入力ク
ロックのそれぞれのゲート信号を生成するゲート開閉回
路を有し、選択信号を出力クロックの立上りでラッチし
、かつ、先に出力されていたクロックが、そのクロック
の立下りのタイミングでゲートで阻止され、これを待っ
て他方のクロックがその立下りのタイミングでゲートを
通過するようにすることにより、出力クロックにスパイ
クを発生させることなくクロック切替ができる効果があ
る。
第１図は本発明のクロック切替回路の一実施例の回路図
、第２図はそのタイミング図、第３図は本発明の他の実
施例の回路図、第４図はそのタミング図、第５図はクロ
ック切替回路をブラックボックスで示す図、第６図はク
ロック切替回路の従来例の回路図、第７図はそのタイミ
ング図である。 １・・・フリップフロップ、 ２．３・・・ゲート開閉回路、 ４．５・・・アンドゲート、 ６・・・・・・オアゲート。 ７．８・・・ＪＫフリップフロップ、 Ｃ：ＬＫｌ、 ＣＬＫ２・・・入力クロック、Ｃ：ＬＫ
Ｑ・・・出力クロック、 ＤＡＴＡ・・・選択信号、Ｒ
ＥＳＥＴ・・・リセット信号、Ａ・・・内部選択信号、
Ｑｌ、０２・・・ゲート信号。
、第２図はそのタイミング図、第３図は本発明の他の実
施例の回路図、第４図はそのタミング図、第５図はクロ
ック切替回路をブラックボックスで示す図、第６図はク
ロック切替回路の従来例の回路図、第７図はそのタイミ
ング図である。 １・・・フリップフロップ、 ２．３・・・ゲート開閉回路、 ４．５・・・アンドゲート、 ６・・・・・・オアゲート。 ７．８・・・ＪＫフリップフロップ、 Ｃ：ＬＫｌ、 ＣＬＫ２・・・入力クロック、Ｃ：ＬＫ
Ｑ・・・出力クロック、 ＤＡＴＡ・・・選択信号、Ｒ
ＥＳＥＴ・・・リセット信号、Ａ・・・内部選択信号、
Ｑｌ、０２・・・ゲート信号。
Claims (1)
- 【特許請求の範囲】 全く非同期な第１、第２のクロックと、選択信号を入力
し、リセット状態では第１のクロックを、リセット解除
状態では選択信号の第１、第２の論理レベルに応じて第
１のクロック、第２のクロックをそれぞれ出力クロック
として出力するクロック切替回路であって、 リセット状態の解除後、選択信号の論理レベルの変化を
、その変化後の出力クロックの最初の立上りによりラッ
チするラッチ回路と、 第１のゲート信号、第２のゲート信号が第２の論理レベ
ルのときそれぞれ第１、第２のクロックを出力する第１
、第２のゲート回路と、 第１、第２のゲート回路から出力された第１または第２
のクロックを出力クロックとして出力する第３のゲート
回路と、 リセット状態のとき第２の論理レベルにあり、リセット
状態が解除された後、ラッチ回路の出力信号が第２の論
理レベルに変化する毎にその変化後の第１のクロックの
最初の立下りにより第１の論理レベルに変化し、第２の
ゲート信号が第１の論理レベルに変化する毎にその変化
後の第１のクロックの最初の立下りにより第２の論理レ
ベルに変化する前記第１のゲート信号を出力する第１の
ゲート開閉回路と、 リセット状態のとき第１の論理レベルにあり、リセット
状態が解除された後、第１のゲート信号が第１の論理レ
ベルに変化する毎にその変化後の第２のクロックの最初
の立下りにより第２の論理レベルに変化し、ラッチ回路
の出力信号が第１の論理レベルに変化する毎にその変化
後の第２のクロックの最初の立下りにより第１の論理レ
ベルに変化する前記第２のゲート信号を出力する第２の
ゲート開閉回路とを有するクロック切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161104A JPS6316318A (ja) | 1986-07-08 | 1986-07-08 | クロツク切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161104A JPS6316318A (ja) | 1986-07-08 | 1986-07-08 | クロツク切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316318A true JPS6316318A (ja) | 1988-01-23 |
Family
ID=15728681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161104A Pending JPS6316318A (ja) | 1986-07-08 | 1986-07-08 | クロツク切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316318A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103863A (ja) * | 2006-10-18 | 2008-05-01 | Nec Corp | クロック非同期切替装置およびノイズキャンセル回路ならびにノイズキャンセル方法およびプログラム |
| US8013637B2 (en) | 2007-03-20 | 2011-09-06 | Fujitsu Semiconductor Limited | Clock signal selection circuit |
| JP4853983B1 (ja) * | 2011-03-15 | 2012-01-11 | 拓也 田村 | エクササイズ計算盤 |
-
1986
- 1986-07-08 JP JP61161104A patent/JPS6316318A/ja active Pending
Cited By (4)
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